「parallel buffer」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

This information encoding device is equipped with a ring buffer 10, to which (n)-bit data including a terminating code can be inputted in parallel, n/2 number of convolutional encoding circuits which perform convolutional encoding of the bits of even-numbered inputted data of the ring buffer 10, and multiplexers 17 to 19 which input the bits generated by the respective convolutional encoding circuits and outputs them sequentially serial.例文帳に追加

本発明の情報符号化装置は、終結符号を含むｎビットのデータをパラレルに入力可能なｎビット(０〜ｎ−１)のリングバッファ１０と、リングバッファ１０の偶数番に入力されたデータのビットに対し畳込み符号化を行うｎ／２個の畳込み符号化回路１１〜１６と、各畳込み符号化回路により生成されたビットをパラレルに入力し、順次シリアルに出力するマルチプレクサ１７〜１９とを備える。 - 特許庁

To solve the problem that a current clamp circuit constituted such that a diode is connected in parallel to the series circuit of a buffer and a resistance and the output of an amplifier to which an input signal is input is input to the circuit, can not hold a clamp potential at a constant value when the potential of a load varies.例文帳に追加

バッファと抵抗の直列回路に並列にダイオードを接続し、この回路に入力信号が入力される増幅器の出力を入力する構成の電流クランプ回路は、負荷の電位が変動するとクランプ電位を一定値に保つことができなくなるという課題を解決する。 - 特許庁

A hydrogen buffer tank 2 and a hydrogen storage tank 1 for storing hydrogen in gas phase are connected in parallel by a three-way pipe 8a and supply hydrogen to the negative electrode 31 of a fuel-cell stack 3 from the three-way pipe 8a via a selector-valve-equipped regulator 10 and a flow controller 7.例文帳に追加

気相の水素を貯蔵する水素バッファタンク２と水素吸蔵タンク１とは、三方管８ａにより並列接続され、三方管８ａから開閉弁付レギュレータ１０及び流量コントローラ７を介して、燃料電池スタック３の負極３１へ水素を供給する。 - 特許庁

The controller 3-2 holds a division ratio in the devices 3-7 and 3-8, etc., and performs parallel control of data transferring devices 3-5 and 3-6 so as to transmit data through the buffer divided according to the division ratio in an actual data transmission.例文帳に追加

制御装置３−２は、上記分割比率を２次記憶装置３−７，３−８などに保持するとともに、実際のデータ伝送においては、該分割比率に従って分割されたバッファを介してデータ伝送するように、データ転送装置３−５、３−６を並列制御する。 - 特許庁

To provide a gate device 1 furnished with two door curtains 2, 3 arranged in parallel with each other and to respectively and individually close a passage and making contact with an heat insulating air buffer between them and for a closure of the passage between a plurality of rooms of remarkably different temperature such as a passage of a freezer.例文帳に追加

互いに平行に配置され、通路を単独で夫々閉じる２つのドアカーテン（２、３）を具備し、これらドアカーテンはこれらの間の断熱空気バッファーに接している、冷凍室の通路のような著しく異なった温度の複数の部屋間の通路のクロージャのためのゲート装置（１）を提供する。 - 特許庁

the image data stored in the frame memory 2 are outputted to the DAC 3 without being parallel-serial converted, and each total number of the DACs 3 and the buffer circuits 4 in the driving circuit to be used at the time of driving the liquid crystal display device 6 is less than the number of data bus lines 13, respectively.例文帳に追加

フレームメモリ２に記憶された画像データは、パラレル−シリアル変換されること無くＤＡＣ３に出力され、且つ、液晶表示装置６を駆動する際に使用される駆動回路内のＤＡＣ３及びバッファ回路４の各総数が夫々データバスライン１３の本数よりも少ない。 - 特許庁

The scan test circuit includes: a plurality of flip-flops connected in parallel to the scan chain; a clock generation circuit generating a clock supplied to the flip-flop; and a phase delay buffer for input of a clock supplied to the first flip-flop and for output of a clock supplied to the second flip-flop.例文帳に追加

スキャンチェインに並列接続される複数のフリップフロップと、フリップフロップに供給するクロックを発生するクロック発生回路と、第１のフリップフロップに供給するクロックを入力し、第２のフリップフロップに供給するクロックを出力する位相遅延バッファとを備えたスキャンテスト回路。 - 特許庁

The final-stage selector inputs a bit output one stage before, the final-stage corresponding bit signal of parallel data from a serial output buffer resistor 4, and the first-stage bit output of a serial input shift resistor 2, and selects the output of the first-stage bit output of the serial input shift resistor 2 in conformation to a test signal.例文帳に追加

終段セレクタは、１段前のビット出力と、シリアル出力バッファレジスタ４からのパラレルデータの終段対応ビット信号と、シリアル入力シフトレジスタ２の初段のビット出力とを入力し、テスト信号に対応してシリアル入力シフトレジスタ２の初段ビットの出力を選択する。 - 特許庁

To provide an output buffer circuit that can reduce the level of a through current in simultaneous switching, reduce necessary current capacity of a power source, and suppress the through current irrelevantly to an external load when applied to a plurality of output buffers connected in parallel between a power supply terminal and a reference potential point.例文帳に追加

電源端子と基準電位点間に並列接続される複数の出力バッファに適用した場合、同時スイッチング時における貫通電流の大きさを減少でき、電源の電流容量が少なくて済み、また外部負荷によらず貫通電流を抑制可能とする。 - 特許庁

Then, when the video compression data is decoded, the still image compression data is decoded by the still image decoder in parallel, and a decoding result by the still image decoder is drawn on a frame buffer instead of a decoding result by the video decoder with respect to the head frame.例文帳に追加

そして、当該動画圧縮データの復号を行う際には、上記静止画デコーダによる上記静止画圧縮データの復号を並行して行い、上記先頭フレームについては動画デコーダによる復号結果に換えて静止画デコーダによる復号結果をフレームバッファに描画する。 - 特許庁

The buffer storage control part 22 of each lane 21 transfers evacuation data transferred from the leveling management information storage part 13 to the NVM chips 23 through the chip connection bus 24 mutually independently in parallel based on instructions of a leveling management information evacuation/restoration processing part 14.例文帳に追加

各レーン２１のバッファ記憶制御部２２は、平準化管理情報退避・回復処理部１４の指示のもとに、平準化管理情報記憶部１３から転送される退避データを、チップ接続バス２４を介して、互いに独立に並行してＮＶＭチップ２３へ転送する。 - 特許庁

The implementation of active voltage positioning (AVP) improved for a power source of a microprocessor or the like includes an AVP circuit separated from a power source error amplifier 42 by a buffer amplifier 62 having parallel RC feedback circuits 64, 66 controllably adjusting a transient response.例文帳に追加

マイクロプロセッサ等の電源のための改良されたアクティブ電圧ポジショニング（ＡＶＰ）の実施は、過渡応答を制御可能に調整する並列ＲＣフィードバック回路６４，６６を有するバッファ増幅器６２により、電源誤差増幅器４２から分離されたＡＶＰ回路を含む。 - 特許庁

Image decoding processing parts 39_0 and 39_1 refer to the macro block pointer table 38 to read out intermediate data of even macro block lines and odd macro block lines from the intermediate data buffer 37 respectively and perform image decoding processing of even macro block lines and odd macro block lines in parallel.例文帳に追加

画像復号処理部３９＿０、３９＿１は、それぞれ、マクロブロックポインタテーブル３８を参照して中間データバッファ３７から偶数マクロブロックライン及び奇数マクロブロックラインの中間データを読み出して偶数マクロブロックライン及び奇数マクロブロックラインの画像復号処理を並列して行う。 - 特許庁

The analog buffer circuit comprises a source follower including an MOS transistor Q1, and capacitors C1 and C2 being connected in parallel between the gate and source of the MOS transistor Q1 and performs offset cancel by charging the capacitors C1 and C2 with a constant common potential Vref.例文帳に追加

アナログバッファ回路は、ＭＯＳトランジスタＱ１を含むソースフォロアと、ＭＯＳトランジスタＱ１のゲート−ソース間に、それぞれ並列に接続されるキャパシタＣ１，Ｃ２とを有し、一定の共通電位Ｖｒｅｆによって当該キャパシタＣ１，Ｃ２を充電してオフセットキャンセルを行う。 - 特許庁

After data read out from a memory cell matrix 14 in parallel are held in a data latch 17, they are selected successively by an output selector 18 according to timing signals SL0 to SL15 given from a controller 20 and output in series from an output buffer 19 as output data DO.例文帳に追加

メモリセルマトリックス１４から並列に読み出されたデータは、データラッチ１７に保持された後、コントローラ２０から与えられるタイミング信号ＳＬ０〜ＳＬ１５に従って順次出力セレクタ１８によって選択され、出力バッファ１９から出力データＤＯとして直列に出力される。 - 特許庁

An epitaxial growth layer 13 consisting of the group III nitride semiconductor is formed through a buffer layer 12 on a sapphire substrate 11 which has a surface A (a surface parallel to C axis of sapphire single crystals) as its main surface, and a gate electrode 16, source electrode 15, and drain electrode 17 are formed on it.例文帳に追加

Ａ面（サファイア単結晶Ｃ軸に平行な面）を主面とするサファイア基板１１上に、バッファ層１２を介してIII族窒化物半導体からなるエピタキシャル成長層１３を形成し、その上にゲート電極１６、ソース電極１５およびドレイン電極１７を形成する。 - 特許庁

The trimming circuit 2 is provided with at least one pair of second transistors MP11, MP21 connected in parallel to a first pair of transistors MP1, MP2 and a first pair of resistors R1, R2 within the main buffer circuit 1 between a first electric power supply VDD and the pair of output terminals 31, 32.例文帳に追加

トリミング回路２は、第１電源ＶＤＤと出力端子対３１、３２との間に、メインバッファ回路１内の第１トランジスタ対ＭＰ１、ＭＰ２及び第１抵抗対Ｒ１、Ｒ２に対して並列に接続された少なくとも１つの第２トランジスタ対ＭＰ１１、ＭＰ２１を備える。 - 特許庁

A buffer layer 9 in an area corresponding to at least a float collar 3 is constituted by winding a strip of foamed material 12 and a ribbon non-foaming material 13 having a thickness of 0.9-1.0 times of that of the foamed material 12 so as to be in parallel spirally with respect to the axial direction of the hose.例文帳に追加

少なくともフロートカラー３に対応する領域のバッファ層９を、帯状の発泡材１２と、その発泡材１２の厚さの０．９〜１．０倍の厚さのリボン状の非発泡材１３とを並列にホース軸方向に対してスパイラルに巻回するようにして構成する。 - 特許庁

In the case of generating a picture configured by arranging lines with the prescribed number of digits in parallel, a field in which the display priority of each field and the presence/absence of continuous designation are set as attributes is read from a table, and whether or not the field is stored within the number of digits of a line buffer for one line of the picture is decided.例文帳に追加

所定数の桁の行を並置して成る画面を生成する際、各フィールドの表示優先度及び連続指定の有無を属性として設定したフィールドをテーブルから読み込み、そのフィールドが、画面１行分の行バッファの桁数内に収まるかを判定する。 - 特許庁

Eight primary coated optical fibers 3-1 to 3-8 are prepared, the plane formed by arraying those optical fibers 3-1 to 3-8 in parallel is held between buffer tapes 13 from above and below along the length, and they are stored and arranged in a storage part 5 provided to a cable sheath 9.例文帳に追加

８本の光ファイバ素線３−１〜３−８を準備しておき、これら光ファイバ素線３−１〜３−８を並列に並べてなる面に緩衝テープ１３を上下から挟み込むようにして縦添えし、ケーブルシース９に設けられた収納部５内に収容配置する。 - 特許庁

Since the adaptive variable length coding device 100 is capable of generating syntax elements any time at each time when coding respective syntax elements, a buffer for holding respective syntax elements is unnecessary, and parallel processing of coding of syntax elements is possible while suppressing an increase in the circuit scale.例文帳に追加

また、適応的可変長符号化装置100は、各シンタックスエレメントの符号化のたびに随時シンタックスエレメントを生成することが可能となるので、各シンタックスエレメントを保持しておくためのバッファが不要になり、回路規模の増大を抑制しながら、シンタックスエレメントの符号化を並列処理することが可能となる。 - 特許庁

When conducting parallel demodulation through 3 code channels, finger section obtains a reference signal, the interference signal detection section 108 generates an interference replica signal, corresponding to an incoming wave assigned to the finger section from the reference signal and the searcher detection signal, gives the interference replica signal to the signal assignment section 103, which applies interference elimination processing to the delayed received signal read from the buffer 102, and conducts parallel demodulation.例文帳に追加

３符号チャンネルで並列に復調する場合は、いずれかのフィンガー部でリファレンス信号を求め、干渉信号検出部１０８でリファレンス信号とサーチャー検出信号からフィンガー部に割り当てた到来波に対応する干渉レプリカ信号を生成し、信号割当部１０３に供給してバッファ１０２から読み出された遅延受信信号に対して干渉除去処理を行ない並列復調を行なう。 - 特許庁

The semiconductor device is provided with a reversed amplifier 160 which is arranged in parallel to the vibrator and formed by using an insulated gate transistor, a buffer circuit 180 for transmitting a signal output from the reversed amplifier to the other circuit, and a transmission gate 170A which is arranged between the output terminal of the reversed amplifier and the input terminal of the buffer circuit and formed by using an insulated gate transistor.例文帳に追加

半導体装置は、振動子と並列に設けられ、絶縁ゲート型のトランジスタを用いて形成された反転増幅器１６０と、絶縁ゲート型のトランジスタを用いて形成され、反転増幅器から出力される信号を他の回路に伝達するためのバッファ回路１８０と、反転増幅器の出力端子とバッファ回路の入力端子との間に設けられ、絶縁ゲート型のトランジスタを用いて形成されたトランスミッションゲート１７０Ａと、を備える。 - 特許庁

The interface controller sets up an output buffer in the interface controller, connected to the connecting wire in a high output impedance state, when the operation of the IC card microcomputer, in response to input from the IC card terminal is permitted in parallel with operation in response to input from the external terminal.例文帳に追加

インタフェースコントローラは、前記外部端子からの入力に応答する動作に並行して、ＩＣカード用端子からの入力に応答する前記ＩＣカードマイコンの動作が許容されるとき、前記接続配線に接続する前記インタフェースコントローラ内の出力バッファを高出力インピーダンス状態にする。 - 特許庁

When a management packet recognition section 512 of the node 402 detects this packet and informs a selector 505 about the detection of the packet, the selector 505 selects an input from a parallel output buffer 504, and receives the packet that the node unit 402 cannot receiver, so as to reconfigure a ring which uses an active system and a standby system which does not use the interrupted part of the transmission line.例文帳に追加

ノード４０２の管理パケット認識部５１２がこのパケットを検知し、セレクタ５０５に通知すると、セレクタ５０５は、並列出力バッファ５０４からの入力を選択し、ノード装置４０２が受信できなかったパケットを受信し、切断箇所を使用しない運用系と予備系によるリングが再構成される。 - 特許庁

The controller 5 executes standby processing for keeping the address buffer 3 in a standby state till skew time passes after the transition of the external address signal is detected and also executes decoding processing while the memory cell selection signal changes from an invalid state to a valid state from the output of the internal address signal, in parallel.例文帳に追加

そして、コントローラ５は、外部アドレス信号の遷移を検知してからスキュー時間が経過するまで、アドレスバッファ３を待機状態にしておく待機処理、並びに内部アドレス信号の出力からメモリセル選択信号が無効状態から有効状態になるまでのデコード処理を並列に実行させる。 - 特許庁

Mixture of wide-region buffer liquid employing a sample and amphoteric electrolyte is introduced into all channels including one micro flow channel for separation without a sample introduction system produced on a substrate and a plurality of parallel micro flow channels for separation crossing it, and two-dimensional electrophoresis is performed.例文帳に追加

基板上に作製した試料導入系を持たない１本の分離用微細流路およびこれと交差する複数本並列の分離用微細流路からなる全流路に試料と両性電解質を使った広領域緩衝液の混合液を導入して連続操作の2次元電気泳動を行う。 - 特許庁

Each sound absorbing body 2 includes a porous body 21 of a flat plate shape and a waterproof layer 22 provided on an outer face of the porous body 21, and a buffer body 23 of a plate shape as a pressure absorbing means is arranged in parallel with a side face of the porous body 21, between the porous body 21 and the waterproof layer 22.例文帳に追加

各セル構造の吸音体２は、平板状の多孔質体２１と、多孔質体２１の外面に設けられた防水層２２とを備えており、多孔質体２１と防水層２２との間には圧力吸収手段としての板状の緩衝体２３が多孔質体２１の側面と平行に配設されている。 - 特許庁

In the bias circuit built-in switch IC 10, a gate control signal of FETs 2, 4 connected in parallel with FETs 1, 3 in series connection between a signal input terminal IN and a couple of output terminals OUT1, OUT2 is supplied from a control signal input section 40 via a buffer section 30 consisting of two couples of FETs 5-8.例文帳に追加

信号入力端ＩＮと１対の出力端ＯＵＴ１、ＯＵＴ２間に直列接続されたＦＥＴ１、ＦＥＴ３と並列接続されたＦＥＴ２、ＦＥＴ４のゲート制御信号を２対のＦＥＴ５〜ＦＥＴ８より成るバッファ部３０を介してコントロール信号入力部４０から供給する。 - 特許庁

When reproduction of a video image is started, the client 7 receives video data and synchronous information sent in parallel from the server 1, a video data display means 10 applies display processing to the video data, and when the synchronous information is received, the synchronous data are read from the buffer 9 and an audio is outputted or display output is made.例文帳に追加

映像再生を開始すると、クライアント７はサーバ１から並列伝送される映像データと同期情報を受信し、映像データ表示手段１０において映像データの表示処理を行うと共に、同期情報が受信されたときバッファ９より同期データを読み出して音声出力又は表示出力を行う。 - 特許庁

Memories 34a to 34c which stores RGB data supplied in parallel from an image source (22) by respective color components, a multiplexer 36 which reads the RGB data stored in the memories out in series and supplies them to the liquid crystal element, a mode changeover switch 38, a D/A converter 39, and a buffer 40 are integrated in the same integrated circuit.例文帳に追加

画像ソース(22)からパラレルに与えられるＲＧＢデータを各色成分毎に記憶するメモリ34ａ〜34ｃと、これらメモリに記憶したＲＧＢデータをシリアルに読出して液晶表示素子に供給するマルチプレクサ36、モード切換スイッチ38、Ｄ／Ａ変換器39及びバッファアンプ40とを同一集積回路内に具備する。 - 特許庁

To improve inconvenience in which control boards are not standardized into one type, so that productivity does not improve, for there is a form that an elevator control board using serial multiple signal transfer is monitored by an elevator monitoring board using a parallel signal and an output buffer of an interface is needed for every elevator, so that it is impossible to use them effectively.例文帳に追加

直列多重信号伝送を用いたエレベータ制御盤を並列信号を用いたエレベータ監視盤で監視する形態があるため、制御盤が１種類に標準化されず生産性が向上せず、また、インターフェース部の出力バッファを、号機単位で必要とし、有効活用できない。 - 特許庁

To provide a D/A conversion circuit whose conversion precision can be enhanced without the need for a buffer circuit for weighting purpose where a deviation due to weighting of an output voltage in low-order bits produced resulting from parallel connection between a resistance array for low-order bits and resistors for generating a reference voltage is avoided.例文帳に追加

重み付けするためのバッファ回路を設ける必要がなく、かつ、下位ビット用の抵抗列を基準電圧発生用の抵抗と並列接続することから発生する下位ビットの出力電圧の重み付けによるズレをなくすことにより、ＤＡ変換精度を向上させることができるＤＡ変換回路を提供する。 - 特許庁

The hydrogen supply device for the fuel cell comprises a first and a second electromagnetic valves installed at both ends of a high-pressure tank, a buffer tank connected in parallel to the high-pressure tank, and a stack to which hydrogen is supplied from the high-pressure tank or the MH tank.例文帳に追加

本発明は、高圧タンクの両端に設置された第１および第２電磁弁、高圧タンクと並列に連結されるバッファータンク、および高圧タンクまたはＭＨタンクから水素が供給されるスタックとを含めて構成されることを特徴とする燃料電池用水素供給装置を提供する。 - 特許庁

Viewpoint images of respective viewpoints are suitably input to and stored in a sort buffer 105 without being delayed in both a method of inputting the viewpoint images of the respective viewpoints in parallel through respective independent channels and a method of inputting the viewpoint images of the respective viewpoints in series as an interleaved signal through one channel.例文帳に追加

各視点の視点画像をそれぞれ独立したチャンネルで並列に入力する方法と、各視点の視点画像をインターリーブされた信号として１つのチャンネルでシリアルに入力する方法のいずれにおいても遅延させることなく、適宜並べ替えバッファ１０５に各視点の視点画像を入力し、格納する。 - 特許庁

When an image processing part wherein a plurality of image processing modules and buffer modules therebetween are connected in a pipeline form or the like is constructed, instructions from a user are referred to acquire the operation environment of the image processing part when necessary, and processing management parts for parallel processing and sequential processing are selectively started (152 to 156).例文帳に追加

複数の画像処理モジュールとその間に介在されるバッファモジュールがパイプライン形態等で連結された画像処理部の構築にあたり、ユーザからの指示を参照し、必要に応じて画像処理部の動作環境も取得して、並列処理用・逐次処理用の処理管理部を選択的に起動させる(152〜156)。 - 特許庁

In the power semiconductor device as an IEGT, a p-type collector layer 13, an n-type buffer layer 14 and a n-type base layer 15 are formed on a collector electrode in this order, and a main cell 21 and a dummy cell 22 are alternately provided on an upper surface of the n-type base layer 15 along a direction parallel to the n-type base layer 15.例文帳に追加

ＩＥＧＴである電力用半導体装置において、コレクタ電極上にｐ型コレクタ層１３、ｎ型バッファー層１４、ｎ型ベース層１５をこの順に設け、ｎ型ベース層１５上に、ｎ型ベース層１５の上面に平行な方向に沿ってメインセル２１及びダミーセル２２を交互に設ける。 - 特許庁

When the non- plotting pixel-including flag is 'non-including', since it is not necessary to wait the judgement of whether a certain pixel is non-plotting or not, processing such as reference of a Z buffer and processing such as reference of a texture memory can be parallel executed and three-dimensional plotting processing can be executed at high speed.例文帳に追加

非描画ピクセル含有フラグが「非含有」である場合は、あるピクセルが非描画であるか否かの判断を待ち合わせる必要がないため、Ｚバッファの参照等の処理とテクスチャ・メモリの参照等の処理とを並列的に実行することができ、３次元描画処理を高速に実行することができる。 - 特許庁

This buffer circuit is provided with an inverter circuit 3, a timing control circuit 20 composed of the parallel circuit of an OR circuit 21 and an AND circuit 22 and an output stage CMOS inverter circuit 10 or the like composed of the serial circuit of a P channel MOS transistor TRp and an N channel MOS transistor TRn.例文帳に追加

バッファ回路は、インバータ回路３、ＯＲ回路２１及びＡＮＤ回路２２の並列回路からなるタイミング調整回路２０、Ｐチャネル型ＭＯＳトランジスタＴＲｐとＮチャネル型ＭＯＳトランジスタＴＲｎとの直列回路からなる出力段ＣＭＯＳインバータ回路１０等を備えて構成される。 - 特許庁

The input buffer circuit further includes an NMOS transistor 19 for connecting between a ground and the other power supply of the differential input circuit and enabling switching between an operating state and a non-operating state of the differential input circuit, and an NMOS transistor 13 connected in parallel with the NMOS transistor 19 and receiving the output signal of the differential input circuit at its gate.例文帳に追加

接地と差動入力回路の他方の電源との間を接続し、差動入力回路の動作状態と非動作状態とを切り替え可能とするＮＭＯＳトランジスタ１９と、ＮＭＯＳトランジスタ１９に並列に接続され、ゲートに差動入力回路の出力信号を入力するＮＭＯＳトランジスタ１３と、をさらに備える。 - 特許庁

An input surge absorbing circuit 8 which absorbs an input surge from an input connector is constituted by putting a level shift circuit 9 which attenuates or shifts the level of an input signal and an electric signal converting circuit 10 such as an operational amplifier and a buffer circuit in one unit structure and then arranging and packaging a plurality of unit structures in parallel.例文帳に追加

入力コネクタからの入力サージを吸収する入力サージ吸収回路８と、入力した信号を減衰またはレベルシフトする減衰またはレベルシフト回路９と、オペアンプ、バッファ回路などの電気的信号変換回路１０を１つの単位構造とし、この単位構造を複数個並列に配置し、１つのパッケージとする。 - 特許庁

The dummy output period is provided to secure a period in which interpolation processing is performed, and consequently readout processing for a pixel signal from the solid-state imaging device 10 and write processing to a line buffer memory 312, and horizontal interpolation processing in a horizontal interpolation processing part 314 and vertical interpolation processing in a vertical resolution conversion processing part 320 are performed simultaneously in parallel.例文帳に追加

ダミー出力期間を設けることで、補間処理を行なう期間を確保し、これにより、固体撮像素子１０からの画素信号の読出処理やラインバッファメモリ３１２への書込処理と水平補間処理部３１４における水平補間処理や垂直解像度変換処理部３２０における垂直補間処理とを同時並行的に実施する。 - 特許庁

This device is provided with a stream parser 21 for detecting a Navigation Pack in parallel with a line for interconnecting inputs and outputs, an input pack counter 22 for counting input streams by the pack units of 2048 bytes, and a counter buffer 23 for holding the counter value of the input pack counter 22 when the Navigation Pack is detected by the stream parser 21.例文帳に追加

入出力をつなぐラインに並行にＮａｖｉｇａｔｉｏｎ Ｐａｃｋを検出するためのストリームパーサ２１と、入力されるストリームを２０４８バイトのパック単位にカウントする入力パックカウンタ２２と、ストリームパーサ２１によりＮａｖｉｇａｔｉｏｎ Ｐａｃｋを検出した際に入力パックカウンタ２２のカウンタ値を保持するカウンタバッファ２３が設けられる。 - 特許庁

A source driver circuit comprises: a sample hold circuit 22 which sequentially samples the analog video signals as pixel shades and holds two or more sampled values in parallel; and an output buffer circuit 23 which amplifies the two or more sample values held by this sample hold circuit 22 to a pixel voltage suitable for a display panel and outputs it to two or more source lines X.例文帳に追加

ソースドライバ回路はアナログ映像信号を画素階調として順次サンプリングして複数のサンプル値を並列的に保持するサンプルホールド回路２２と、このサンプルホールド回路２２に保持された複数のサンプル値をそれぞれ表示パネルに適合する画素電圧に増幅して複数のソース線Ｘに出力する出力バッファ回路２３とを備える。 - 特許庁

This device is a semiconductor memory consisting of a plurality of memory cells arranged along a row and a column, word lines connected to all rows are pre-charged (standby state) based on specification of a row address externally specified, that is, activation of address buffer output, simultaneously, redundancy discrimination operation and address decoding operation are started in parallel.例文帳に追加

本発明の半導体記憶装置は、行及び列に沿って配列された複数のメモリセルからなる半導体記憶装置であり、外部から指定される行アドレスの指定、即ちアドレスバッファ出力の活性化を契機として、全ての行に接続されるワード線をプリチャージ（待機状態）し、同時に冗長判定動作とアドレスデコード動作を並行して開始する。 - 特許庁