「parallel buffer」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

A high frame rate frame encoding unit 38 encodes the frames stored in the frame buffer to generate a stream of a high frame rate only in a predetermined period in parallel with the stream generation of the normal frame rate.例文帳に追加

高フレームレートフレーム符号化部３８は通常フレームレートのストリーム生成と並行して、所定の期間に限り、フレームバッファに格納されているフレームを符号化して高フレームレートのストリームを生成する。 - 特許庁

The command list control circuit 108 perform control to perform processing for storing the object data in the section buffer 103 and comparison processing by the comparator 105 in parallel with processing in the control circuit 102.例文帳に追加

コマンドリスト制御回路１０８は、制御回路１０２における処理と並行して、対象データをセクションバッファ１０３に格納する処理及び比較器１０５による比較処理を行うよう制御する。 - 特許庁

To provide a data processor which attains equalization of load of parallel distributed processing and equalization of processing time and makes it possible to minimize capacity of buffer memory for absorbing difference of processing time.例文帳に追加

並列分散処理の負荷の均等化及び処理時間の均等化を図り、処理時間の違いを吸収するためのバッファメモリの量を最小にすることを可能としたデータ処理装置を提供する。 - 特許庁

To solve the following problems of a recording device performing striping record: a large-capacity transfer buffer is required for transfer in striping order, and parallel transfer cannot be performed until completion of the transfer of one striping unit.例文帳に追加

ストライピング記録を行う記録装置において、ストライピング順に転送するため大容量の転送バッファを必要とし、また1ストライピング単位を転送するまでは並列転送が行えない。 - 特許庁

Upper part electrodes 15 are formed at upper parts of light guides 12 via buffer layers 13 at a part where the two light guides 12 are formed to be parallel to each other at the center of a substrate 11.例文帳に追加

基板１１の中央で光導波路１２が２本に平行して形成された部分には、光導波路１２の上部にバッファ層１３を介して上部電極１５が形成されている。 - 特許庁

At the time of read-out in a normal mode, real data RD1 and RD2 given in parallel are transmitted to an output buffer circuit synchronizing with PS conversion control signals PSCLK 1, PSCLK2, respectively.例文帳に追加

通常モードのリード時には、パラレルに与えられるリアル・データＲＤ１、ＲＤ２をそれぞれＰＳ変換制御信号ＰＳＣＬＫ１、ＰＳＣＬＫ２に同期させて出力バッファ回路に伝送する。 - 特許庁

To realize a data transmission method which efficiently and flexibly utilizes a buffer memory location where data loss is prevented and an interface can be used at the same time and goes through plural interfaces arranged in parallel.例文帳に追加

データ損失を阻止し同時にインターフェースが使用できるバッファメモリロケーションを効率的に柔軟に利用する、複数のパラレルに配置されたインターフェースを介するデータ伝送方法を提供することである。 - 特許庁

In case that the number of the distributed constant RC circuits connected in parallel is n pieces, the number of the distributed constant type capacitors connected to the output end of the buffer circuit is one among one pieces to (n-1) pieces.例文帳に追加

並列接続される分布定数型ＲＣ回路の数がｎ個の場合、バッファ回路の出力端に接続される分布定数型容量の数は、１個から（ｎ−１）個の間のいずれかである。 - 特許庁

The line buffer memory group 226 is utilized to control the data delay quantity in order to form images of individual light beams emitted from the VCSELs 380a on one line parallel with the sub-scanning direction on a scanned surface.例文帳に追加

ラインバッファメモリ群226 は、VCSEL380a から発せられた個々の光ビームを被走査面上の副走査方向に平行な同一の直線上に結像させるために、データ遅延量を制御するために利用される。 - 特許庁

Decoding processes (steps S103 to 116) of the n-th macro block and transfer of motion vector of the (n+1)-th anchor block to a buffer (106) (steps S102 and S117) are executed in parallel.例文帳に追加

ｎ番目のマクロブロックの復号化処理（ステップＳ１０３〜１１６）と、（ｎ＋１）番目用アンカーブロックの動きベクトルのバッファ１０６への転送（ステップＳ１０２及びＳ１１７）とが並列して実行される。 - 特許庁

To store compressed data at a high memory efficiency, while decreasing the number of buffer memories used at the storage of the compressed data when compression processing is carried out, in parallel for each color component and the compressed data are stored to the memory.例文帳に追加

各色コンポーネントについて並列に圧縮処理を実行して、圧縮データをメモリに格納する場合に、格納時に用いるバッファメモリを減らしつつ、メモリ効率良く圧縮データを格納する。 - 特許庁

A buffer 142 converts a serial signal to a parallel signal of L bits, carries out decimation, and makes signals from an input signal of a certain time to a signal delayed an order value of FIR (Finite Impulse Response) as an input series of 1 group.例文帳に追加

バッファ１４２は、シリアル信号をＬビットのパラレル信号に変換してデシメーションし、ある時刻の入力信号からFIRの次数分だけ遅延した信号までを１グループの入力系列とする。 - 特許庁

Data used for the following operations are transferred to the data buffer (9) in parallel with the operation actions by the operation part (3), so that the operation part (3) is allowed operation constantly without being interrupted by inner transfer actions of arithmetic data to the data buffer (9) and allowed executing efficiently the SIMD operation.例文帳に追加

ＳＩＭＤ演算部による演算動作に並行してデータバッファには以降の演算に用いるデータが転送されるから、ＳＩＭＤ演算部はデータバッファへの演算データの内部転送動作によって演算動作が中断されず、間段なく演算動作を行うことができ、ＳＩＭＤ演算を効率的に行うことができる。 - 特許庁

Pixel data generated with a plotting parameter generating part 1 are stored in a data buffer 8, and the pixel data from the data buffer 8 are read from or written to a frame memory 3 by using the maximum number of pixels in parallel with an x axis direction read from a table 6 on the basis of the coordinates of a line segment generated with a line segment coordinate generating part 5.例文帳に追加

描画パラメータ生成部１で生成したピクセルデータをデータバッファ８に格納し、そのデータバッファ８からのピクセルデータを、テーブル６から読み出したｘ軸方向に平行な最大数のピクセル数で、線分座標生成部５により生成した線分の座標に基づいて、フレームメモリ３に対してリード／ライトする。 - 特許庁

Buffer memories 3, 5 for a data signal from the STM1 signal to the VC3 signal are placed in parallel for configuring a sole stage, and the write control of the buffer memories 3, 5 is made, on the basis of a result of an AU(administrative unit) pointer processing, and read control is conducted according to the result of staff information processing in the VC3.例文帳に追加

ＳＴＭ１信号からＶＣ３信号に至るデ−タ信号用のバッファメモリ３，５を並列に配置して唯一１段とし、そのバッファメモリ３，５の書込み側制御をＡＵポインタ処理結果に基づいて行い、読出し側制御をＶＣ３内のスタッフ情報処理結果に基づいて行っている。 - 特許庁

In the current clamp circuit 10 that limits an output current of the output current amplifier circuit 20 by using an operational amplifier 2 and the current buffer IC, a resistor 4 is connected to the output stage of the current buffer IC 1 and a load current limit means is connected in parallel with the current buffer IC 1 and the resistor 4 to limit a load current thereby clamping the output current.例文帳に追加

演算増幅器２と電流バッファＩＣ１を用いて出力電流を増幅する出力電流増幅回路２０において出力電流を制限する電流クランプ回路１０であって、抵抗器４は、前記電流バッファＩＣ１の出力段に接続され、負荷電流制限手段は、この電流バッファＩＣ１と抵抗器４に並列に接続され、負荷電流を制限することにより、電流をクランプする。 - 特許庁

To provide a buffer memory circuit capable of accelerating a processing speed, reducing the number of parallel processings, performing high integration and preventing the generation of the stagnation of cells even in the case of handling the burst data of ATM cells or the like.例文帳に追加

処理速度を向上させて並列処理数を減少させ、高集積化を図るとともに、ＡＴＭセル等のバーストデータを扱う場合にもセルの滞留の発生を防ぐことが可能なバッファメモリ回路を提供する。 - 特許庁

A buffer part 13a for bypassing a gas flow is formed in an upstream of the bent part in a flow passage 13 of the gas meter 1 to make the gas flow in parallel to the longitudinal direction of a straightening vane 14a.例文帳に追加

ガスメータ１の流路１３における、折れ曲がり部の上流には、整流板１４ａの長手方向と平行にガスが流入するように、ガス流を迂回させるバッファ部１３ａが、形成されている。 - 特許庁

To realize high speed image processing including decompression and rotation of band data by preparing two series of buffer for decompression and rotation at the time of rotary sorting and operating them in parallel.例文帳に追加

回転ソートを行う場合、伸長用バッファと回転用バッファをそれぞれ２系列用意し、並行動作させ、圧縮バンドデータ伸長と回転処理を含め、高速に画像処理できる画像処理装置を提供すること。 - 特許庁

This apparatus comprises a first differential amplifier for producing a differential output signal and an output buffer comprising first and second parallel emitter followers for respectively producing currents in response to the differential output signal.例文帳に追加

該装置は、差分出力信号を生成する第１差分増幅器と、差分出力信号に応答して電流をそれぞれが生成する第１および第２の平行エミッタ・フォロワを備える出力バッファとを備える。 - 特許庁

Fastening holes 10 inserting rivets 7 and buffer holes 11 arranged in parallel with the fastening holes 10 are provided at least one of a stud 4 or the wall panel 5 for mounting the wall panel 5 to the framework structural body 1.例文帳に追加

そして、壁パネル５を骨組み構造体１に取り付けるための間柱４または壁パネル５の少なくとも一方にリベット７を挿通する締結孔１０と、締結孔１０に並列する緩衝孔１１とを設ける。 - 特許庁

After being processed by an image processing section 306 to be stored once in a buffer memory 308, image signals input are encrypted by an encryption circuit 310 to be output to the parallel bas via an I/F 303.例文帳に追加

入力された画像信号は、画像処理部３０６により処理され、バッファメモリ３０８に一旦格納された後、暗号化回路３１０により暗号化され、出力Ｉ／Ｆ３０３を介してパラレルバスに出力される。 - 特許庁

A magnification processing circuit 44 generates magnified image data by magnifying the reduced image data 32a stored in the buffer memory 27 to the size of the source image data 31 in parallel with predetermined image processing by an image processing section 24.例文帳に追加

拡大処理回路４４は、画像処理部２４の所定の画像処理に並行して、バッファメモリ２７に記憶された縮小画像データ３２ａを原画像データ３１のサイズに拡大して拡大画像データを生成する。 - 特許庁

In parallel to an internal read action Int_Rd_Ope from a nonvolatile memory array Memo_Ary0 to an internal buffer memory Buffer0 in the Memo_DvN, data transfer Data_Tr_Pr_Data between the Memo_Cnt and the Memo_Dv0 can be carried out.例文帳に追加

Ｍｅｍｏ＿ＤｖＮでの不揮発性メモリアレーＭｅｍｏ＿Ａｒｙ０から内部バッフアメモリＢｕｆｆｅｒ０への内部読み出し動作Ｉｎｔ＿Ｒｄ＿Ｏｐｅと並列に、Ｍｅｍｏ＿ＣｎｔとＭｅｍｏ＿Ｄｖ０との間のデータ転送Ｄａｔａ＿Ｔｒ＿Ｐｒ＿Ｄａｔａが可能となる。 - 特許庁

The process is made so that the information of a defective memory cell under previous testing condition is transcribed or transferred to the buffer memory from the fail memory while being in parallel with a write-in to a memory to be tested of a back pattern under the next test condition.例文帳に追加

先の試験条件における不良メモリセル情報を次の試験条件における背面パターンの被試験メモリへの書き込みと並行してフェイルメモリからバッファメモリに転写あるいは転送する。 - 特許庁

An image processing apparatus operates a transfer action of an I/O device←→primary storage unit (buffer memory 42) by a direct memory access controller and a transfer operation (parallel action) of the primary storage unit←→secondary storage unit (hard disc drive 48) under optimum conditions.例文帳に追加

ＤＭＡコントローラにより入出力機器⇔１次記憶部（バッファメモリ４２）の転送動作と、１次記憶部⇔２次記憶部（ＨＤＤ４８）の転送動作（並行動作）とをそれぞれの最適条件で動作させる。 - 特許庁

The terminal devices make accesses to other terminal devices, download the performance data stored in the respective terminal devices in parallel, store the data in a buffer 12 and meanwhile a reproducing section 15 streaming reproduces the performance data.例文帳に追加

端末装置は、他の端末装置にアクセスしてそれぞれの端末装置が記憶している演奏データを並行してダウンロードしてバッファ１２に記憶しつつ、再生部１５がこの演奏データをストリーミング再生する。 - 特許庁

A buffer memory 4 transfers data to a syndrome computer 5 and also to an error detector 7, which detects an error in parallel with syndrome calculation until the syndrome computer detects an error code.例文帳に追加

バッファメモリ４からシンドローム計算器５へのデータ転送と同時に誤り検出器７にもデータ転送を行い、シンドローム計算器で誤り符号が検出されるまでは、シンドローム計算と並行して誤り検出を実行する。 - 特許庁

The switching section 284 uses the high speed clock CLK3 from the clock conversion section 21 as a switching command to select one bit each out of the 10-bit data of the parallel form according to a predetermined order and output the one-bit data from an output terminal 284b, thus, converts the parallel data into serial data, and transmits the data to an output buffer 286.例文帳に追加

切替部２８４は、クロック変換部２１からの高速クロックCLK3を切替指令として用いることで、パラレル形式の１０ビットデータ中から１ビットずつ所定の順序に従って選択して出力端子２８４ｂから出力することで、パラレルデータをシリアル形式のデータに変換し、出力バッファ２８６に渡す。 - 特許庁

The switching section 284 uses the high speed clock CLK 3 from the clock conversion section 21 as a switching command, selects one bit each from the 10-bit data of the parallel form according to a prescribed order, provides an output of 1-bit data from an output terminal 284b, converts the parallel data into data of a serial form, and gives the resultant data to an output buffer 286.例文帳に追加

切替部２８４は、クロック変換部２１からの高速クロックCLK3を切替指令として用いることで、パラレル形式の１０ビットデータ中から１ビットずつ所定の順序に従って選択して出力端子２８４ｂから出力することで、パラレルデータをシリアル形式のデータに変換し、出力バッファ２８６に渡す。 - 特許庁

In a variable gain amplifier circuit having an inverting amplifier circuit, a negative feedback circuit connected in parallel with the inverting amplifier circuit, and a buffer amplifier circuit disposed on an input side of the inverting amplifier circuit, an impedance adjustment section capable of changing impedance is provided, and the inverting amplifier circuit and the buffer amplifier circuit are connected via the impedance adjustment section.例文帳に追加

反転増幅回路と、反転増幅回路と並列に接続された負帰還回路と、反転増幅回路の入力側に設けられたバッファ増幅回路とを有する可変利得増幅回路において、インピーダンスを変化させることが可能なインピーダンス調整部を有し、反転増幅回路とバッファ増幅回路とは、インピーダンス調整部を介して接続される。 - 特許庁

The output buffers 22 here, are connected to a plurality of post stages of the oscillation circuit 12 in parallel, and the buffer control circuit 48 adjusts the drive capability of the output buffers 22 by outputting, to the output buffers 22, a signal for adjusting the number of operating output buffers 22 in accordance with current caused to flow from the output buffer.例文帳に追加

ここで出力バッファ２２は、発振回路１２の後段に複数並列に接続されるとともに、バッファ制御回路４８は、出力バッファから流れる電流に応じて出力バッファ２２の稼動数を調整する信号を出力バッファ２２に出力することにより出力バッファ２２の駆動能力を調整している。 - 特許庁

A switch 49 is connected in parallel to a capacitor 42 connected between an inversion input terminal and an output terminal of an operational amplifier 41, and the switch 49 is turned on to form structure of constituting a buffer circuit in the operational amplifier 41.例文帳に追加

オペアンプ４１の反転入力端子と出力端子との間に接続されるコンデンサ４２に対し、スイッチ４９を並列接続し、このスイッチ４９をＯＮさせることで、オペアンプ４１にてバッファ回路が構成される構造とする。 - 特許庁

The output of the amplifier to which the input signal is input is input to the constant current circuit, whose output is input to a circuit formed by connecting the diode to the series circuit of the buffer and resistance in parallel.例文帳に追加

入力信号が入力される増幅器の出力を定電流回路に入力し、この定電流回路の出力を、バッファと抵抗の直列回路にダイオードを並列接続した回路に入力するようにした。 - 特許庁

Here, the buffer circuit 500 consists of inverters 501-503 that are serially connected in three stages in the extended direction of the data lines 6a, and further, each inverter consists of seven inverters connected in parallel crossing the extended direction of the data lines 6a.例文帳に追加

ここで、バッファ回路５００は、データ線６ａの延在方向に３段直列接続されたインバータ５０１〜５０３からなり、さらに、各段のインバータは、データ線６ａの延在方向とは交差する方向に７個並列接続されたインバータからなる。 - 特許庁

A serializer 17 converts a parallel test pattern signal, which is output from a pattern generator 20 according to a clock signal CLK1 during a test mode period, into a serial signal and outputs the serial signal from an output buffer 16 to an external loopback pass on the part of a test jig.例文帳に追加

シリアライザ１７は、テストモード期間にクロック信号ＣＬＫ１に応じてパタン発生器２０が出力するパラレルのテストパタン信号をシリアル信号に変換して出力バッファ１６よりテスト治具側の外部ループバックパスへ出力する。 - 特許庁

The liquid chemical fed into the plating tank 1 from the liquid chemical feed port 4 by a pump is circulated in the direction parallel to the surface of the liquid chemical and the wafers 2, and is made to flow to the wafer cassette 3 after rectifying the flow by a buffer plate 6.例文帳に追加

ポンプによって薬液供給口４からめっき槽１内へ供給された薬液を、薬液表面および被処理ウェハ２に対して平行な方向に流通させ、バッファー板６によって流れを整流してからウェハカセット３へ流す。 - 特許庁

When the transfer of data of an HTTP session 1 is required by parallel processing, a shared memory generation request is issued to a print processing part 13 from a communication processing part 12 of an image forming device 1, and placed in a buffer for shared memory management.例文帳に追加

並行処理によりＨＴＴＰセッション１のデータの転送が必要になった場合に、画像形成装置１の通信処理部１２から印刷処理部１３に対し、共有メモリ生成要求が発行され、共有メモリ管理用バッファに置かれる。 - 特許庁

A plurality of buffer circuits, Buffer1, Buffer2, and Buffer3 are connected in parallel to its output terminal and controlled to turn on only one of them while turning off the others by using the first switch circuits, SW1, SW2, and SW3.例文帳に追加

その出力端に複数個のバッファ回路Ｂｕｆｆｅｒ１、Ｂｕｆｆｅｒ２、Ｂｕｆｆｅｒ３が並列に接続され、第１のスイッチ回路ＳＷ１、ＳＷ２、ＳＷ３により、１個のみがオンとなり、他はオフになるように制御されている。 - 特許庁

A receiving buffer 10 is divided into plural areas, parallel- processes the printing data supplied by different personal computers for example, outputs image data to the area corresponding to image page memory 12 constituted in the plural areas as well, and conducts an efficient printing process by parallel-processing the printing data even when the printing data with small capacity are supplied for example.例文帳に追加

受信バッファ１０は複数のエリアに分割され、例えば異なるパーソナルコンピュータから供給される印刷データを並列処理し、同様に複数のエリアで構成される画像ページメモリ１２の対応するエリアに画像データを出力し、並列に処理することによって、例えば小容量の印刷データが供給された場合でも効率よい印刷処理を行う構成である。 - 特許庁

The buffer ring 10 comprises a base member 10a attached to one of the opposed faces and multiple projections 25 formed on the abutment of the base member 10a against the end cover 13, 14, or piston 15, independently to each other in an approximately parallel direction with the reciprocating direction of the piston 15.例文帳に追加

この緩衝リング10は、対向面のうちの一方に装着されるベース部材10a と、ベース部材10a のエンドカバー13、14又はピストン15との当接面に、ピストン15の往復移動方向と略平行な方向へ向けて互いに独立して形成された複数の突出部25を備える。 - 特許庁

A compression processing part 5 successively reads the image data from the poststage buffer 4, and successively performs data compression to the read image data in parallel with the processing of the correction processing part 3 in a processing order sequentially corresponding to the processing order of the correction processing part 3.例文帳に追加

圧縮処理部５は、後段バッファ４から画像データを順次読み出すとともに、読み出された画像データに対するデータ圧縮を、補正処理部３の処理と並行し、かつ、補正処理部３の処理順序と順序的に対応した処理順序で順次行う。 - 特許庁

The control of delay time of the digital delay circuit is realized by controlling an ON-resistance of the parallel connection body 12 in response to a drive capability of the input buffer, a capacity of the delay node 19 and a plurality of the control signals PL1-PL7.例文帳に追加

このデジタル遅延回路の遅延時間の制御は、入力バッファのドライブ能力と遅延ノード１９が持つ容量および複数の制御信号ＰＬ１〜ＰＬ７に応答して並列接続体１２のオン抵抗が制御されることにより実現されている。 - 特許庁

A CPU 74 constituting an image processing part 70 temporarily stores run-length data transmitted from an RIP 8, executes parallel movement processing, magnifying/reducing processing, and deformation processing in a run-length data state and then transmits the processed data to a buffer 90 in an exposure part 72.例文帳に追加

画像処理部７０を構成するＣＰＵ７４は、ＲＩＰ８から送信されたランレングスデータを一旦メモリメモリ８４に格納した後、ランレングスデータの状態で平行移動処理、拡大縮小処理、変形処理を行って露光部７２のバッファ９０に送信する。 - 特許庁

In an input parallel conversion circuit 62, the information bits input at the (q) bit units are stored in a buffer, and the information bits in mp bit parts are output in the stored order in the stored information bits at the timing of excesses over mp bits of the quantities of storages.例文帳に追加

入力パラレル変換回路６２においては、qビット単位で入力される情報ビットがバッファに蓄積され、蓄積量がmpビットを超えたタイミングで、蓄積された情報ビットのうち、蓄積された順にmpビット分の情報ビットが出力される。 - 特許庁