「parasitic effect」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A parasitic element 6 is disposed inside of each of loop parts 2, and the bands are widened by resonant effect of the loop parts 2 and the parasitic elements 6.例文帳に追加

各ループ部２の内側に無給電素子６を配設し、ループ部２と無給電素子６の共振作用によって広帯域化を図る。 - 特許庁

The similar effect to a case where a resistor and a capacitor are provided can be obtained by parasitic resistance and parasitic capacitance of the load transistor T2.例文帳に追加

負荷用トランジスタＴ２の寄生抵抗及び寄生容量によって、抵抗素子及びキャパシタを設けた場合と同様な効果が得られる。 - 特許庁

The variable resistive element 100 includes a parasitic inductive component and the effect of the parasitic inductive component is compensated by the capacitive elements 151, 152.例文帳に追加

可変抵抗素子１００には寄生インダクタンス成分が含まれており、この影響を容量素子１５１、１５２によって補償する。 - 特許庁

To prevent destruction of a device by a parasitic effect produced by a parasitic transistor, when a MOSFET of a bridge circuit is formed on a single chip.例文帳に追加

ブリッジ回路のＭＯＳＦＥＴを１つのチップに形成した場合に、寄生トランジスタによる寄生効果で素子が破壊されることを防ぐ。 - 特許庁

To protect a semiconductor device against damage caused by a parasitic effect possessed by a parasitic transistor when a MOSFET having a bridge circuit structure is formed into a single chip.例文帳に追加

ブリッジ回路のＭＯＳＦＥＴを１つのチップに形成した場合に、寄生トランジスタによる寄生効果で素子が破壊されることを防ぐ。 - 特許庁

APOPTOSIS INDUCER HAVING NEW INHIBITORY EFFECT ON INTRACELLULAR PARASITIC MICROORGANISM例文帳に追加

細胞内寄生性微生物に対し新規抑制効果を有するアポトーシス誘導剤 - 特許庁

SEMICONDUCTOR DEVICE AND METHOD FOR REDUCING PARASITIC BIPOLAR EFFECT IN ELECTROSTATIC DISCHARGE例文帳に追加

静電放電における寄生バイポ—ラ効果を低減する半導体装置および方法 - 特許庁

To provide a hetero-junction compound semiconductor field-effect transistor having less parasitic resistance.例文帳に追加

寄生抵抗を低減できるヘテロ接合型化合物半導体電界効果トランジスタを提供すること。 - 特許庁

To provide means for eliminating parasitic effect in a packaged high frequency electronic apparatus.例文帳に追加

パッケージ化された高周波電子装置における寄生効果を除去する手段を提供する。 - 特許庁

To provide a circuit and a method which reduce parasitic bipolar effect during electrostatic discharge.例文帳に追加

静電放電の間寄生バイポーラ効果を低減する回路および方法を提供する。 - 特許庁

To provide a nonvolatile semiconductor device improving a parasitic gate effect between adjacent memory cells.例文帳に追加

隣接するメモリセル間の寄生ゲート効果の改善が可能な不揮発性半導体装置を提供する。 - 特許庁

To provide a technology of improving the resonance characteristics of a minute resonator, by suppressing the effect of parasitic capacitance in the minute resonator.例文帳に追加

微小共振器における寄生容量の影響を抑制して共振特性を向上させる。 - 特許庁

TRANSISTOR STRUCTURE HAVING MINIMIZED PARASITIC EFFECT AND MANUFACTURING METHOD OF SAME例文帳に追加

最小化された寄生効果を有するトランジスタ構造およびその製造方法 - 特許庁

The semiconductor device 1 includes an SBD (Schottky Barrier Diode) 20 in parallel with the parasitic diode of an SJMOSFET (Super Junction Metal Oxide Semiconductor Field Effect Transistor) 17.例文帳に追加

半導体装置１は、ＳＪＭＯＳＦＥＴ（Super Junction Metal Oxide Semiconductor Field Effect Transistor）１７の寄生ダイオードと並列に、ＳＢＤ（Schottky Barrier Diode）２０を備えている。 - 特許庁

To make it possible to acquire the improvement in high degree of mobility and parasitic resistance reduction effect even in low Ge composition, and to suppress the self-heating effect.例文帳に追加

低いＧｅ組成においても高い移動度向上及び寄生抵抗低減効果が得られ、且つセルフヒーティング効果を抑制する。 - 特許庁

To shunt an electric current to a field effect transistor parasitic diode by providing a field effect transistor in parallel to current detection means.例文帳に追加

電流検出手段と並列に電界効果トランジスタを設けるとその電界効果トランジスタ寄生ダイオードに電流が分流する。 - 特許庁

To provide a structure that has improved high-speed properties as a field effect transistor and has high a parasitic resistance reduction effect.例文帳に追加

電界効果トランジスタとして高速性を得るに優れ、寄生抵抗低減効果の高い構造を提案する。 - 特許庁

In the low noise amplifier, a capacitor 9 having a capacitance sufficiently larger than the parasitic capacitance in a field effect transistor 3 is provided between the drain D and source S of the field effect transistor 3 in order to vary the parasitic capacitance in a field effect transistor 3 artificially.例文帳に追加

この低雑音増幅器では、電界効果トランジスタ３内部の寄生容量に比べて容量が十分に大きなコンデンサ９を、電界効果トランジスタ３のドレインＤとソースＳとの間に設けることによって、電界効果トランジスタ３内部の寄生容量を擬似的に変化させる。 - 特許庁

Thus, the parasitic current flowing in the parasitic transistor (Tr2) can be prevent and the power consumption of the integrated circuit can be reduced by means of having the switching device (22), by which the base (b-4) of the parasitic transistor (Tr2) of the switching circuit (18) having the field effect transistors (b) is changed to the off voltage.例文帳に追加

このように、電界効果トランジスタ（ｂ）を有する切替回路（１８）の寄生トランジスタ（Ｔｒ２）のベース（ｂ−４）をオフ電圧にするスイッチ手段（２２）を有することにより、寄生トランジスタ（Ｔｒ２）を流れる寄生電流を防ぐことができ、集積回路の消費電力を低減させることができる。 - 特許庁

However, a node A is drawn to the GND level by a coupling effect by the parasitic capacitance 14 and charging current i1 flows to the node A since the parasitic capacitance 14 exists between bit lines BL11 and BL21.例文帳に追加

ところが、ビットラインＢＬ１１・ＢＬ２１間に寄生容量１４が存在するので、ノードＡは寄生容量１４のカップリング効果によりＧＮＤレベルへ引かれ、ノードＡへ充電電流ｉ１が流れる。 - 特許庁

To provide a structure of a semiconductor device by using a SOI substrate whose parasitic capacitance is reduced while a fluctuation of parasitic bipolar by a substrate floating effect and a threshold voltage by a support substrate bias is prevented and to provide a manufacturing method of the structure.例文帳に追加

基板浮遊効果による寄生バイポーラ、および支持基板バイアスによるしきい値電圧の変動を防止しつつ、寄生容量の低減を可能とするＳＯＩ基板を用いた半導体装置の構造およびその製造方法の提供。 - 特許庁

To provide a system and method for measuring a circuit that detects parasitic capacitance, corrects its effect, and obtains a true circuit characteristic, in measuring the circuit where the measurement value is varied by the parasitic capacitance occurring in a measuring environment.例文帳に追加

測定環境において生じる寄生容量により測定値が変動する回路の測定において、寄生容量を検出してその影響を補正し、真の回路特性を得る回路測定システム及び回路測定方法を提供する。 - 特許庁

A semiconductor region of the field effect transistor further forms a semiconductor region of a parasitic bipolar transistor.例文帳に追加

電界効果トランジスタの半導体領域は、寄生的なバイポーラトランジスタの半導体領域も形成する。 - 特許庁

Therefore, it becomes possible to suppress the parasitic capacitance of an element, and a field-effect transistor having a high drive force under a low voltage is constructed.例文帳に追加

その為、素子の寄生抵抗を抑制する事が可能となり、低い電圧下で高い駆動力を有する電界効果トランジスターが構築される。 - 特許庁

To provide a semiconductor integrated circuit device where high speed effect can be obtained even if the parasitic load of wiring becomes large.例文帳に追加

配線の寄生負荷が大きくなっても、高速化の効果を得ることができる半導体集積回路装置を提供すること。 - 特許庁

To reduce a gate resistance and reduce a parasitic capacitance between the gate and an ohmic electrode when a field effect transistor is manufactured.例文帳に追加

電界効果トランジスタを製造する際に、低ゲート抵抗化し、かつゲート/オーミック電極間の寄生容量を低減する。 - 特許庁

To provide a semiconductor testing apparatus capable of applying stress to a power IC, while freely controlling the stress which causes parasitic effect.例文帳に追加

寄生効果を引き起こすストレスを自由に制御しつつ、パワーＩＣに印加することが可能な半導体試験装置を提供する。 - 特許庁

To provide a semiconductor device and its manufacturing method which has an SOI structure, capable of suppressing its short channel effect and its parasitic resistance.例文帳に追加

短チャネル効果および寄生抵抗を抑制可能なＳＯＩ構造を有する半導体装置およびその製造方法を提供する。 - 特許庁

To provide a semiconductor device which can increase reduction effect of parasitic capacity on wiring in a first layer.例文帳に追加

第１層目の配線に係わる寄生容量の低減効果を増大させることが可能な半導体装置を提供する。 - 特許庁

To manufacture an IGZO-based field effect transistor which has small variance in element characteristics due to parasitic resistance between an active layer and an electrode.例文帳に追加

活性層—電極間の寄生抵抗に起因する素子特性のばらつきの少ないＩＧＺＯ系電界効果型トランジスタを製造する。 - 特許庁

To provide an insulated gate type silicon carbide lateral field effect transistor which enables a shorter channel and achieves reduction in ON resistance and parasitic capacity.例文帳に追加

短チャネル化を可能とし、オン抵抗と寄生容量の低減を図った絶縁ゲート型炭化珪素ラテラル電界効果トランジスタを提供する。 - 特許庁

To eliminate a dark current difference between an effective pixel region and an OB part, and to suppress a parasitic MOS effect in the OB part.例文帳に追加

有効画素領域とＯＢ部との暗電流差を無くし、また、ＯＢ部における寄生ＭＯＳ効果も抑制する。 - 特許庁

To provide an agent for preventing and treating ichthyophthiriasis and exhibiting killing effect for protozoan body of Cryptocaryon irritans which is parasitic on a marine fish body.例文帳に追加

海産魚の魚体に寄生しているＣｒｙｐｔｏｃａｒｙｏｎ ｉｒｒｉｔａｎｓの虫体に対する殺虫効果を示す白点病予防治療剤を提供する。 - 特許庁

To design the wiring pattern of a semiconductor device efficiently by a simple means while taking account of the effect of parasitic capacitance from the start of design.例文帳に追加

簡易な手段によって、設計当初から寄生容量の影響を考慮した半導体装置の配線パターンの設計を効率良く行う。 - 特許庁

Therefore, increase in input capacitance of an inverter INV1 resulting from a mirror effect caused by the parasitic capacitance of the switch SW1 is suppressed.例文帳に追加

このため、スイッチＳＷ１の寄生容量に起因したミラー効果によるインバータＩＮＶ１の入力容量の増加が抑えられる。 - 特許庁

To provide a semiconductor device having a field-effect transistor capable of preventing heat generation and capable of reducing parasitic capacitance.例文帳に追加

発熱の抑制及び寄生容量の低減が可能な電界効果型トランジスタを備えた半導体装置を提供すること。 - 特許庁

To provide a semiconductor device in which a short channel effect is suppressed without increasing a parasitic capacity or an element size, and to provide a method of manufacturing the same.例文帳に追加

寄生容量や素子サイズの増大を招くことなく、短チャネル効果を抑制できる半導体装置およびその製造方法を提供する。 - 特許庁

To provide a manufacturing method for a junction gate field effect transistor having a gate electrode which is free of a parasitic capacitance.例文帳に追加

寄生静電容量が形成され難い構成のゲート電極を備えた接合ゲート型電界効果トランジスタの製造方法を提供する。 - 特許庁

This dual-gate field-effect transistor reduces the parasitic capacity in the DGFET structure by being provided with a self-aligned isolation region 44.例文帳に追加

本発明では、自己整合分離領域４４を備えることにより、ＤＧＦＥＴ構造体における寄生容量を低減している。 - 特許庁

To restrain dispersion of parasitic resistance in a field effect transistor on a product lot basis, and to restrain dispersion of resistance of a resistance element.例文帳に追加

製品ロット毎の電界効果トランジスタにおける寄生抵抗のばらつきを抑制すると共に、抵抗素子における抵抗のばらつきを抑制する。 - 特許庁

To improve a saturation current characteristics, related to a heterojunction field effect transistors, by suppressing running of a carrier in a parasitic channel.例文帳に追加

ヘテロ接合電界効果トランジスタにおいて寄生チャネルにおけるキャリアの走行を抑制し、飽和電流特性などを改善する。 - 特許庁

To provide a drive circuit capable of attaining narrower frame margin of a liquid crystal display panel and reducing the effect to signal deterioration due to wiring resistance, a parasitic capacity or the like.例文帳に追加

液晶表示パネルの狭額縁化を実現すると共に、配線抵抗や寄生容量等による信号劣化の影響を低減すること。 - 特許庁

To provide an SOI-MISFET which inhibits electrical short circuit due to residual of polycrystalline silicon, increase of parasitic capacitance in a gate electrode and a reverse narrow channel effect.例文帳に追加

ＳＯＩ−ＭＩＳＦＥＴにおいて、多結晶シリコンの残存による電気的な短絡、ゲート電極の寄生容量の増大を防止する。 - 特許庁

To provide a piezoelectric oscillator which improves a secular change characteristic and has superior parasitic vibration suppression effect.例文帳に追加

経年変化特性向上や寄生振動抑圧効果に優れた圧電発振器を提供することを目的とする。 - 特許庁

Therefore, an effect of intersection capacitance and wiring resistance which are parasitic on a wiring and the like do not affect much, thereby the set operation can be performed rapidly.例文帳に追加

したがって、配線などに寄生する交差容量や配線抵抗の影響を受けにくくして、すばやく、設定動作が行うことが出来る。 - 特許庁