「reference clock」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

To prevent generation of the pseudo phase locked state in which the phases of a reference clock and a feedback clock are stagnant in a state different by 180 degrees.例文帳に追加

ＤＬＬ回路において基準クロックと帰還クロックの位相が１８０度異なる状態で停滞する偽の位相同期状態の発生を防止する。 - 特許庁

A clock generator 8 generates a clock S_1 that is to be a reference of a sampling pulse S_2 for sampling a current amount from a power line L at an AD converting unit 2.例文帳に追加

クロック発生器８は、送電線Ｌからの電流量をＡＤ変換部２でサンプリングするためのサンプリングパルスＳ_2の基準となるクロックＳ_1を生成する。 - 特許庁

The phase comparator 18, a loop filter 19, a VCO (Voltage Controlled Oscillator) 20 and a frequency divider 21 configure a PLL (Phase Locked Loop) for generating the reference clock STC (System Time Clock) of 27 MHz.例文帳に追加

位相比較器１８、ループフィルタ１９、ＶＣＯ２０および分周器２１が２７ＭHzの基準クロックＳＴＣを生成するためのＰＬＬを構成する。 - 特許庁

To provide a clock supply system capable of specifying a fault cause to determine whether a reference clock is abnormal or a voltage controlled oscillator is abnormal.例文帳に追加

基準クロックが異常であるのか、電圧制御発振器が異常であるのか故障原因を特定することが可能なクロック供給システムを提供する。 - 特許庁

This clock converting device is provided with an optical branching part 11, a clock extraction circuit 21, a reference bit rate signal generator 90, an electric circuit part 30, and a bit rate converting part 20.例文帳に追加

クロック変換装置は、光分岐部11と、クロック抽出回路21と、基準ビットレート信号発生器90と、電気回路部30と、ビットレート変換部20とを備えている。 - 特許庁

The delay line receives at one end thereof a reference clock (102) and generates clock tap outputs from a plurality of period matched delay elements (101).例文帳に追加

遅延ラインは、その一端でリファレンスクロック（１０２）を受けて、一周期に一致した複数の遅延素子（１０１）からクロックタップ出力を発生させる。 - 特許庁

And, a latch circuit 50 responds to a latch clock signal obtained by performing frequency division of the reference clock signal and latches respective output signals of the inverters 49.例文帳に追加

ラッチ回路５０は、基準クロック信号の分周により得られたラッチクロック信号に応答して、インバータ４９の各々の出力信号をラッチする。 - 特許庁

The phase interpolator generates the recovery clock signal by advancing or delaying the phase of a reference clock signal in response to the phase control signal.例文帳に追加

位相補間器は位相制御信号に応答して基準クロック信号の位相を進めるか遅らせるようにすることで復元クロック信号を生成する。 - 特許庁

The frequency variable clock 252 inputs an interval control signal based upon an interval adjusting operation by a user and then the frequency of the reference clock is varied.例文帳に追加

周波数可変クロック２５２には、ユーザの音程調整操作に基づく音程制御信号が入力され、これにより基準クロックの周波数が変化する。 - 特許庁

A reset signal that is timing information when data arrive at an OLT from each of ONUs, and a reference clock are also inputted to the clock generator 20.例文帳に追加

クロック生成部２０には、各ＯＮＵからＯＬＴにデータが到着する際のタイミング情報であるリセット信号及び参照クロックも入力する。 - 特許庁

A clock signal from the PLL circuit 5 is used for a reference clock used when reading the buffer memory 2 and for analog conversion of the D/A converter 3.例文帳に追加

ＰＬＬ回路５からのクロック信号を、バッファメモリ２からの読み出し時や、Ｄ／Ａ変換器３のアナログ変換時における基準クロックとして使用する。 - 特許庁

A vertical driving circuit 12 synthesizes a reference clock MCK and generates a vertical transfer clock ϕv at a timing corresponding to vertical synchronization signals VD.例文帳に追加

垂直駆動回路１２は、垂直同期新語ＶＤに従うタイミングで、基準クロックＭＣＫを合成して垂直転送クロックφvを生成する。 - 特許庁

The variable delay circuit 2 changes setting of control voltage by every clock period by a delay setting circuit 11 and performs phase modulation of the reference clock.例文帳に追加

可変遅延回路２は遅延設定回路１１によりクロック周期毎に制御電圧の設定を変更可能とし、基準クロックの位相変調を行う。 - 特許庁

An over-sampling circuit 20 uses a reference clock signal CLK from a clock generating circuit 10 to apply 4-times over-sampling to inputted serial data.例文帳に追加

オーバサンプリング回路２０は、クロック生成回路１０からの基準クロック信号ＣＬＫを用いて、入力されたシリアルデータに対して４倍のオーバサンプリングを行う。 - 特許庁

As a frequency divider, a baud rate generator 1 frequency-divides a predetermined reference clock RCLK to produce a baud rate clock BCLK for sampling data.例文帳に追加

分周器としてのボーレート発生器１は、所定の基準クロックＲＣＬＫを分周することにより、データをサンプリングするボーレートクロックＢＣＬＫを生成する。 - 特許庁

To minimize errors occurring in switching from an active system to a standby system, due to the error of a sampling clock in phase synchronization, using a reference clock.例文帳に追加

基準クロックに対する位相同期を行う際にサンプリングクロックの誤差に起因して、現用系から予備系への切替時に生じる誤差を最小にする。 - 特許庁

During periods of low activity, the high accuracy clock can be turned off and a low accuracy clock can be used to generate the reference timing signals for the processor.例文帳に追加

アクティビティの低い期間では、高精度のクロックをオフにし、低精度のクロックを使用してプロセッサに対する基準タイミング信号を発生することができる。 - 特許庁

In the integrated circuit, the reference clock is inputted, and the AC electric characteristics of an output signal are determined based on the clock.例文帳に追加

本発明の集積回路は、基準クロックが入力され、そのクロックが元になり出力信号の交流電気特性が決定される集積回路である。 - 特許庁

Both a counter which outputs air quantity signals Q and a timer 10 which outputs air temperature signals Ta are operated based on reference clock signals outputted from a clock oscillator 14.例文帳に追加

空気量信号Qを出力するカウンタ9、空気温度信号Taを出力するタイマ10は共にクロック発振器14からの基準クロック信号により動作される。 - 特許庁

The latch or the flip-flop circuit responses to one of the plurality of delayed reference clock signals to independently control the delay in the rise edge of the clock signal.例文帳に追加

ラッチまたはフリップフロップは、複数の遅延された基準クロック信号の１つに応答してクロック信号の立ち上がりエッジの遅延を独立して制御する。 - 特許庁

An amplitude decision circuit 33 decides whether the amplitude value of the clock component extracted by the clock extracting circuit 31 is larger than a designated reference value.例文帳に追加

振幅判定回路３３は、クロック抽出回路３１で抽出されたクロック成分の振幅値が、所定の基準値よりも大きいか否かを判定する。 - 特許庁

A PLL circuit 107 inputs a reference clock signal impressed with the jitter from a jitter generation macro 110, and generates a multiplied clock signal multiplied 32 times.例文帳に追加

ＰＬＬ回路１０７はジッタ発生マクロ１０１よりジッタが印加された基準クロック信号を入力し、３２逓倍した逓倍クロック信号を生成する。 - 特許庁

To reduce the phase errors of the output signals of a synchronous multiplication clock generation circuit for outputting frequency multiplication signals synchronized with reference clock signals.例文帳に追加

基準クロック信号に同期した周波数逓倍信号を出力する同期逓倍クロック信号生成回路の出力信号の位相誤差を低減する。 - 特許庁

To synchronize a frequency of a local clock generator 30 of a local data processor 4 to the frequency of a reference clock generator 10 of a source data processor 2.例文帳に追加

局所データプロセッサ４の局所クロック発生器３０の周波数を送信元データプロセッサ２の基準クロック発生器１０の周波数に同期させる。 - 特許庁

By using timing which is obtained by counting the clock bits produced by playing back the clock track as a timing reference, the servo sectors are recorded in such a manner that they are located at the determined interval.例文帳に追加

クロックトラックを再生して得られるクロックビットをカウントしてタイミングの基準とし、決定した所定の間隔となるようにサーボセクタの記録をおこなう。 - 特許庁

This clock signal generation method includes steps for: determining the number of clock pulses per a specified period removed from a reference clock signal to bring a target frequency in average; generating a masking pattern for removing the determined number of clock pulses per specified period; and removing one part of the clock pulse of the reference clock signal to generate the target frequency of clock signal, using the masking pattern.例文帳に追加

平均的に目標周波数となるように基準クロック信号からの除去する特定の周期当たりクロックパルスの個数を決定するステップと、決定された特定の周期当たりクロックパルスの個数を除去するためのマスキングパターンを生成させるステップと、マスキングパターンを利用して、基準クロック信号の一部クロックパルスを除去して目標周波数のクロック信号を生成させるステップと、を含むことを特徴とするクロック信号発生方法である。 - 特許庁

A reference clock signal iclk is given to an input terminal D of a flip-flop circuit 1, and a clock signal qclk whose phase is delayed from that of the clock signal iclk by π/2 is given to an input terminal D of a flip-flop circuit 2.例文帳に追加

フリップフロップ回路１，２のＤ入力端子には、基準となるクロック信号ｉｃｌｋ，クロック信号ｉｃｌｋよりπ／２だけ位相が遅れたクロック信号ｑｃｌｋがそれぞれ入力される。 - 特許庁

The date and time of a reference clock 3a always set on correct date and time are transmitted to a clock setting means 1d by a date and time information transmitting means 3, thereby automatically setting the date and time of a clock 1b.例文帳に追加

随時正しい日時に設定される基準時計３ａの日時を日時情報送信手段３により時計設定手段１ｄへと送信し、時計１ｂの日時を自動的に設定させる。 - 特許庁

A clock generating circuit 18 generates a clock signal HCK used as the operating reference of the horizontal drive circuit 17, and a clock signal 2HCK having a time period and a pulse width of two times as large as the HCK.例文帳に追加

クロック生成回路１８は、水平駆動回路１７の動作基準となるクロック信号ＨＣＫと、これに対して周期が二倍でかつパルス幅が二倍のクロック信号２ＨＣＫとを生成する。 - 特許庁

A reference clock signal clkin11 is inputted to a timing control circuit SMDF11, which generates an internal clock dclk11 by using the signal clkin11 and an external clock clkout11 generated through a buffer circuit BUF11.例文帳に追加

タイミング制御回路（ＳＭＤＦ１１）には基準クロック信号（clkin１１）が入力され、これを用いて内部クロック（dclk１１）を生成し、バッファ回路（ＢＵＦ１１）を通して外部クロック（clkout１１）を生成する。 - 特許庁

A modulated clock signal resulting from modulating a reference clock signal outputted from an oscillator 2 by an SSCG 1 is used for a clock signal supplied to a control section 3 that controls the entire sections of the facsimile device.例文帳に追加

ファクシミリ装置の全体制御を行なう制御部３に供給するクロック信号として、発振器２の出力する基準クロック信号をＳＳＣＧ１で変調した変調クロック信号を用いる。 - 特許庁

A clock reproducer 14 generates a data clock Fs from a reference frequency signal FREF and a cycle control parameter KNOB and a converter 13 generates a clock fs for reading the FIFO.例文帳に追加

クロック再生器１４は、基準周波数信号ＦＲＥＦ及び周期制御パラメータＫＮＯＢからデータ・クロックＦｓを発生し、コンバータ１３がＦＩＦＯの読み出し用クロックｆｓを発生する。 - 特許庁

The clock discriminating section 5 discriminates whether or not the clock pulses outputted from the clock separation section 2 and separated into respective frequency components are normal, on the basis of the reference signal supplied from the frequency divider 4.例文帳に追加

クロック判定部５は、クロック分離部２から出力される各周波数に分離されたクロックパルスが正常であるか否かを分周器４から供給される基準信号に基づいて判定する。 - 特許庁

To prevent the generation of a phase difference of at most one clock period to a reference clock signal supplied to a PLL circuit during a switching operation due to the loss of a selected input clock signal.例文帳に追加

選択中の入力クロック信号が消失した場合の切替期間に、ＰＬＬ回路に供給する基準クロック信号に最大１クロック周期分の位相差が発生するのを防止する。 - 特許庁

To provide a clock generating circuit capable of generating a dot clock such that the pulse number of a reference clock becomes a predetermined number in a predetermined time in an integrated circuit without using an exterior part.例文帳に追加

外付け部品を使わず一つの集積回路内で、所定時間内に基準信号のパルス数が所定数になるようなドットクロックを生成することが可能なクロック発生回路を提供することにある。 - 特許庁

To provide a clock generating circuit for suppressing variations of a generated clock by controlling an oscillating frequency of a VCO within a prescribed range when a frequency fluctuation of an input reference clock is great.例文帳に追加

入力基準クロックの周波数変動が大きい場合は所定範囲内でＶＣＯの発振周波数を制御することで生成するクロックの変動を抑制するクロック発生回路を得ること。 - 特許庁

The output voltage of a tested device in a designated clock timing is stored with a clock timing, and at the intervals of designated clock timing, the output voltage of the tested device is compared with a designated reference voltage.例文帳に追加

所定のクロックタイミングにおける被試験デバイスの出力電圧をクロックタイミングと共に記憶し、所定のクロックタイミング毎に被試験デバイスの出力電圧と所定の基準電圧とを比較する。 - 特許庁

To generate a stable clock signal, even when a reference clock signal for generating a clock signal has different frequencies in each cycle, in a semiconductor device capable of radio communication.例文帳に追加

無線通信可能な半導体装置において、クロック信号を生成するための基準クロック信号が周期ごとに異なる周波数であった場合においても、安定したクロック信号を生成する。 - 特許庁

The frequency of the reference clock is corrected by the driver IC 2 on the basis of the transmitted correction value.例文帳に追加

そして、送信されてきた補正値に基づいて、ドライバーＩＣ２にて基準クロックの周波数を補正する。 - 特許庁

When a clock component is extracted, the reference signal is fed to the self-running circuit via a switching means.例文帳に追加

クロック成分が抽出されたときスイッチング手段を介して基準信号を自走回路に供給する。 - 特許庁

In the mark edge deviation measuring part 70, mark edge deviation between a reference clock edge and a mark edge is measured.例文帳に追加

マークエッジずれ測定部７０は、基準クロックエッジとマークエッジとの間のマークエッジずれを測定する。 - 特許庁

To reduce a rate of change of a sampling frequency without heightening a frequency of a reference clock.例文帳に追加

基準クロックの周波数を高くすることなく、サンプリング周波数の変化率を小さく設定する。 - 特許庁

A trigger detection circuit 8 generates phase information showing a phase relation of the trigger signal and a reference clock.例文帳に追加

トリガ検出回路８は、トリガ信号と基準クロックの位相関係を示す位相情報を生成する。 - 特許庁

To output a reference clock by selecting it in accordance with the class of a DVD disk to be reproduced.例文帳に追加

再生するＤＶＤディスクの種別に応じて基準クロックを選択して出力することである。 - 特許庁

To provide an accurate reference clock for generating base station's wireless transmissions of a wireless telephone system.例文帳に追加

無線電話システムの基地局の無線送信を生成するための正確な基準クロックを提供すること。 - 特許庁