「reference clock」に関連した英語例文の一覧と使い方(36ページ目) - Weblio英語例文検索

For a frequency correction value calculated by a timing estimation part 103, an AFC part 106 controls a reference signal oscillator 107 with high precision and then a virtual radio frame counter 113 operates with the clock generated by a PLL circuit part 111, so the cycle of the virtual radio frame is always shorter than the cycle of the radio frame.例文帳に追加

タイミング推定部１０３で算出した周波数補正値に対し、ＡＦＣ部１０６が高い精度で基準信号発振器１０７を制御すれば、仮想無線フレームカウンタ１１３はＰＬＬ部１１１で生成されたクロックで動作するので、仮想無線フレームの周期は無線フレームの周期に対して常に短くなる。 - 特許庁

The bulletin board information is received through polling from an information source facsimile terminal 22 by using a clock section of the facsimile terminal 21 of this invention every time the acquisition period of bulletin board information registered in advance elapses, and original data of the received bulletin board information are registered to image information memory sections in cross-reference with a bulletin board number.例文帳に追加

遠隔地にある情報元ファクシミリ２２の掲示板をファクシミリ２１の時計部を用いて、予め登録された掲示板情報の獲得周期が経過する度に情報元ファクシミリ２２へポーリング受信を行い、受信した掲示板の原稿データを画情報メモリ部に掲示板番号に対応させて登録するようにする。 - 特許庁

By having this power generating circuit structured so as to form a control circuit, which permits only one operation of a switching device during the boosting period of a boosting clock signal, even if such signals which cause malfunctions due to noises or the like are generated as many times in a circuit for comparing the output voltage with reference voltage generation of wasteful power consumption is prevented.例文帳に追加

ノイズ等により出力電圧と基準電圧を比較する回路に誤動作を起こさせる信号が何度発生しても、昇圧クロック信号の昇圧を行う期間において、スイッチング素子の動作を一度しか許容しないような制御回路を構成することにより、無駄な消費電力の発生を防止する。 - 特許庁

The voltage booster circuit supplies a reference voltage, a power voltage and a boosting clock signal to a boosting means, provided with first and second transistors, a first capacitor, a first driving circuit, a second capacitor, a first control part and a second control part, and the circuit generates second voltage obtained by boosting the power voltage.例文帳に追加

昇圧回路は、第１及び第２トランジスタと、第１コンデンサと、第１駆動回路と、第２コンデンサと、第１制御部と、第２制御部とを具備する昇圧手段に、基準電圧と、電源電圧と、昇圧クロック信号とを供給して、電源電圧を昇圧した前記第２電圧を生成する。 - 特許庁

Serial data DT1 to DT3 to be transmitted include a first data term (display term) TDSPL and a second data term (blank term) TBLNK, and a reference clock REFCLK to be transmitted in parallel with the serial data DT1 to DT3 has a different duty ratio for the first data term from that for the second data term.例文帳に追加

伝送すべきシリアルデータＤＴ１〜ＤＴ３は第１のデータ期間（表示期間）ＴＤＳＰＬと第２のデータ期間（ブランク期間）ＴＢＬＮＫとを含み、シリアルデータＤＴ１〜ＤＴ３と並列に伝送される参照クロックＲＥＦＣＬＫは、第１のデータ期間と第２のデータ期間とでデューティ比が異なる。 - 特許庁

The sensor unit 18 has a delay circuit 29 for outputting a synchronizing signal SS delayed by a delay quantity set by a delay quantity setting unit 27, and a drive pulse generator 20 generates a second storage period signal S2 based on the synchronizing signal delayed by the delay circuit 29 and the reference clock CR.例文帳に追加

センサユニット１８においては、同様に、遅延回路２９が同期信号Ｓ___Sを遅延量設定部２７により設定された遅延量分遅延させて出力し、駆動パルス発生部２０が遅延回路２９により遅延された同期信号および基準クロックＣ_Rに基づき第２の蓄積期間信号Ｓ_2を発生する。 - 特許庁

The sensor unit 17 has a delay circuit 28 for outputting a synchronizing signal SS delayed by a delay quantity set by a delay quantity setting unit 26, and a drive pulse generator 19 generates a first storage period signal S1 based on the synchronizing signal delayed by the delay circuit 28 and a reference clock CR.例文帳に追加

センサユニット１７においては、遅延回路２８が同期信号Ｓ_Sを遅延量設定部２６により設定された遅延量分遅延させて出力し、駆動パルス発生部１９が遅延回路２８により遅延された同期信号および基準クロックＣ_Rに基づき第１の蓄積期間信号Ｓ_1を発生する。 - 特許庁

A CML-to-CMOS converter circuit includes: the limiting differential amplifier 214; a low-pass filter for generating a measurement of the duty cycle of the single ended clock signal; and a second differential amplifier for (i) comparing the measurement value with a reference voltage and (ii) generating a differential bias current signal in response to the comparison.例文帳に追加

ＣＭＬ−ＣＭＯＳ変換器回路は、制限差動増幅器２１４と、シングルエンドクロック信号のデューティサイクルの測定値を発生するための低域フィルタと、（ｉ）測定値を基準電圧と比較し、（ｉｉ）比較に応じて差動バイアス電流信号を発生するための第２の差動増幅器とを含む。 - 特許庁

An AFC control section 32 calculates a frequency error that is an error between a frequency of a received signal and a frequency of a reference clock in the receiver A1 for each slot period on the basis of data stored in an AFC register 24 and counts number of times when the frequency error stays within a prescribed range in one frame.例文帳に追加

ＡＦＣ制御部３２は、ＡＦＣ用レジスタ２４に格納されているデータに基づいて、受信信号の周波数と受信装置Ａ１における基準クロックの周波数との誤差である周波数誤差をスロット期間ごとに算出し、その周波数誤差が１フレーム内で所定の範囲内にある回数をカウントする。 - 特許庁

In a stability decision circuit, the drive current of a unit gate circuit constituting the ring oscillator of a voltage controlled oscillator for the PLL circuit is compared with a prescribed reference current, and a stability decision output signal which decides the stability of the clock output signal generated by the PLL circuit is generated.例文帳に追加

安定度判定回路は、ＰＬＬ回路の電圧制御発振器のリングオシレータを構成する単位ゲート回路の駆動電流値と所定の基準電流値とを比較し、ＰＬＬ回路により生成されるクロック出力信号の安定度を判定するための安定度判定出力信号を生成する。 - 特許庁

Either the phase frequency comparator or the charge pump circuit is configured so as to enable the voltage generating operation of the output voltage VCNT of the loop filter Lp_Flt on the basis of an operation for detecting a phase difference between a reference clock signal RCLK and an output feedback signal VCLK executed by actions that are performed at different times.例文帳に追加

基準クロック信号ＲＣＬＫと出力帰還信号ＶＣＬＫとの位相差の検出動作に基づくループフィルタＬｐ＿Ｆｌｔの出力電圧ＶＣＮＴの電圧生成動作が時間差を有する複数の動作により実行されるように位相周波数比較器とチャージポンプ回路との一方が構成されている。 - 特許庁

Additionally, a phase comparator and a phase frequency comparator are used in digital and analog PLLs, respectively, and operation is made so that the cumulative phase error between an ideal period and a reference signal to be generated is reduced in the digital PLL, thus preventing the cumulative phase error from easily occurring in a long-term defect and hence generating the stable clock.例文帳に追加

またディジタルＰＬＬには位相比較器を、アナログＰＬＬには位相周波数比較器を用いると共に、ディジタルＰＬＬでは理想周期と生成する基準信号との累積位相誤差を減らすように動作させることにより、長期間の欠陥時にも累積位相誤差を生じにくくし、安定したクロックを生成する。 - 特許庁

A frequency control block 31 controls the frequency of a read clock signal RCK being a reference for generating the horizontal synchronizing and vertical synchronizing signals so that a phase difference between a vertical synchronizing signal VDin of the input image signal SVin and a vertical synchronizing signal VDout of the output image signal SVout can be eliminated.例文帳に追加

水平及び垂直同期信号の生成の基準となる読出クロック信号ＲＣＫの周波数を、周波数制御ブロック３１によって入力画像信号ＳＶinの垂直同期信号ＶＤinと出力画像信号ＳＶoutの垂直同期信号ＶＤoutとの位相差が無くなるように制御する。 - 特許庁

In a counting period having a prescribed wave number of an input signal Cin, weighting on counting is varied, depending on initial, final and other stages of the count period, so that the frequency-measuring circuit obtains the same result as that obtained from counting of the reference clock, by shifting count periods of plural frequency-measuring units.例文帳に追加

入力信号Cinの所定波数を有するカウント期間において、カウントする重み付けをカウント期間の初期と終期、およびその他の時期とで変化させることにより、複数の周波数測定ユニットのカウント期間をずらして基準クロックをカウントするのと同じ結果を得る周波数測定回路である。 - 特許庁

Based on time stamp information showing a transmission time included in the received packet, a fluctuation time arithmetic part 110 calculates relative delayed fluctuation to a reference packet, and a smoothing part 111 smoothes a calculated signal to extract a delayed fluctuation component caused by the error of the operation clock between transmission and reception terminals.例文帳に追加

受信パケットに含まれる、送信時刻を示すタイムスタンプ情報に基づき、ゆらぎ時間演算部１１０が、基準パケットに対する相対遅延ゆらぎを算出し、算出された信号を平滑化部１１１で平滑し、送受信端末間の動作クロックの誤差に起因する遅延ゆらぎ成分を抽出する。 - 特許庁

The receiver circuit reduces kick-back noises due to coupling capacitance from a pair of differential input transistors when a clock signal rises up to a high level by connecting the drain nodes of the pair of differential input transistors which respond to a reference voltage and a data signal, respectively, while the signal is at a low level, to a ground voltage.例文帳に追加

レシーバ回路は、信号がローレベルである間、基準電圧とデータ信号を各々受け入れる一対の差動入力トランジスタのドレイン端子を接地電圧と連結することにより、クロック信号がハイレベルに遷移する時に、一対の差動入力トランジスタの結合容量によるキックバックノイズを減少させる。 - 特許庁

The time authentication agency 30 searches data 32 comprising a processing object data part 32a and an attached information part 32b to check whether or not the data 32 are within a reference value, compares the data 32 with the data 12 stored in the time distribution agency 10 so as to apply monitor control to the time of an internal clock of the information controller 50.例文帳に追加

時刻認証機関３０は処理対象データ部３２ａと付帯情報部３２ｂからなるデータ３２を、検索してデータ３２が基準値内に収まっているか否かを調べると共に、時刻配信機関１０に保存されたデータ１２と比較して、情報制御装置１０の内部時計の時刻を監視制御する。 - 特許庁

A 47h-code pulse is obtained by detecting, through a 47h-code detector 4, a 47h-code of each TS packet in a parallel converted DVB-ASI signal, supplied to a phase comparator 13 of a PLL circuit via an adaptive phase alternation circuit 5, and phase-compared with a phase reference clock F1 from a frequency divider 8.例文帳に追加

パラレル変換されたＤＶＢ−ＡＳＩ信号の各ＴＳパケットの４７ｈコードが、４７コード検出器４により、検出された４７ｈコードパルスＥが得られ、適応型位相代替回路５を介してＰＬＬ回路の位相比較器１３に供給され、分周器８からの位相基準クロックＦ１と位相比較される。 - 特許庁

In this clock device 1, equipped with a movement 800 for driving hands by a motor, and a control means 100 for controlling the motor based on a reference signal outputted by an oscillation circuit, the control means 100 has a time mode wherein the hands display the time, and a metronome mode wherein the hands are rocked at a fixed cycle.例文帳に追加

モータにて指針を駆動するムーブメント８００と、発振回路が出力する基準信号に基づいて前記モータを制御する制御手段１００とを備えた時計装置１において、この制御手段１００は、指針が時刻を表示する時計モードと、指針が一定の周期で揺動するメトロノームモードとを有する。 - 特許庁

Thus, the reception characteristic is improved without increasing a fluctuation noise of a received signal and the carrier is generated from the reference clock controlled by the phase difference signal not affected with a fading phase fluctuation so as to easily generate the carrier and synchronization detection is conducted by a simple circuit.例文帳に追加

これにより、受信信号の変動ノイズの増大させずに受信特性を向上させ、また、フェージング位相変動の影響がない位相差信号によって制御された基準クロックから搬送波を生成することで、搬送波の生成が容易となり、簡単な回路で同期検波を行うことができる。 - 特許庁

The number of nodes in plural precise delay routes forming a propagation path of the signals (each of them being connected to mutually difference one of plural coarse delay steps, in the first coarse delay route) is recorded, for the arrival points of time of the successively entering signals at intervals longer than the cycle period of the reference clock signal.例文帳に追加

基準クロック信号の繰返し周期よりも長い間隔で逐次的に入来する信号の到達時点を、それら信号の伝搬路を形成する（第１の粗遅延経路の中の複数の粗遅延段の互いに異なる一つに各々が接続されている）複数の精遅延経路内のノードの数を記録する。 - 特許庁

A GPS receiver includes a difference calculation means for calculating a difference between a clock offset value calculated in the positioning and a prescribed reference value, and a combination changing means for changing a combination of GPS satellites used in the positioning, when the difference calculated by the difference calculation means is larger than a prescribed value.例文帳に追加

測位において算出されたクロック・オフセット値と所定の参照値との差分を算出する差分算出手段と、差分算出手段により算出された差分が所定値よりも大きいとき、測位に利用するＧＰＳ衛星の組み合わせを変更する組み合わせ変更手段とを備えたＧＰＳ受信装置を提供する。 - 特許庁

On the other hand, when the feedback voltage Vfb is higher than the reference voltage Vref1, the comparator outputs the compared result signal Sc of a low level and conducts boosting stop control for making the switches S1 to S4 stop the switching operation while making an oscillator OSC generate a clock signal CK, by turning off the switches S22a and S22b.例文帳に追加

フィードバック電圧Ｖｆｂが基準電圧Ｖｒｅｆ１よりも高いときはＬｏｗレベルの比較結果信号Ｓｃを出力し、スイッチＳ２２ａ・Ｓ２２ｂをＯＦＦとして、発振器ＯＳＣにクロック信号ＣＫの生成動作を行わせたままスイッチＳ１〜Ｓ４にスイッチング動作を停止させる昇圧停止制御を行う。 - 特許庁

Since the reference clock signal 3 is low frequency, when the oscillated frequency of a voltage control oscillator 12 reaches the minimum of the input voltage to the oscillated frequency characteristics, a selection signal 7 is outputted by a frequency detector circuit 9 so that a selector circuit 8 may select a signal from flip-flop circuit 4.例文帳に追加

基準クロック信号３が低周波数のため、電圧制御発振器１２の発振周波数が入力電圧対発振周波数特性の下限に達した場合は、周波数検出回路９により、セレクタ回路８がフリップフロップ回路４からの信号を選択するようにセレクト信号７を出力する。 - 特許庁

Timing adjustment using the clock signal as a reference is executed in a signal path of the reset signal based on a set-up time and a holding time of the reset signal specified to the reset input terminal of the circuit block (step S30), in supervising hierarchical design for designing the whole of the semiconductor integrated circuit.例文帳に追加

半導体集積回路の全体を設計する上位階層設計において、回路ブロックのリセット入力端子にそれぞれ規定されるリセット信号のセットアップ時間およびホールド時間に基づいて、リセット信号の信号パスに対してクロック信号を基準としたタイミング調整を実施する（ステップＳ３０）。 - 特許庁

This power saving control method in the incorporated system defines hardware resources to be used in each application belonging to the incorporated system, defines weighted values to be a reference value of a clock frequency required to operate the hardware resources in each of the hardware resources, and sets a clock frequency of the incorporated system on the basis of the largest weighted value among the weighted values of the hardware resources used by the active application.例文帳に追加

本発明に係る組み込みシステムにおける省電力制御方法は、組み込みシステムの有するアプリケーション毎に使用するハードウェア資源を定義すると共に、前記ハードウェア資源の動作に必要なクロック周波数の参照値となる重み付け値を前記ハードウェア資源毎に定義し、起動中の前記アプリケーションが使用する前記ハードウェア資源の前記重み付け値のうち、もっとも大きい前記重み付け値に基づいて組み込みシステムのクロック周波数を設定するものである。 - 特許庁

To accurately detect unlock that periodically occurs in a burst manner in a PLL circuit and to accurately determine a clock system to be a core of a digital signal circuit that can flexibly correspond even to a change in an ambient temperature and abnormality of a frequency to be reference of a carrier frequency of a radio part.例文帳に追加

解決しようとする課題は、ＰＬＬ回路において周期的及びバースト的に生じるアンロックの検出を正確に行い、また、周囲温度の変化にも柔軟に対応することができるディジタル信号回路の中核となるクロック系及び無線部の搬送周波数の基準となる周波数の異常を正確に判断することを可能にすることである。 - 特許庁

In the delay amount control circuit 210, an output signal of a voltage controlled oscillator 211 is constituted by connecting a plurality of stages of delay elements 211a having the same constitution as each delay element 221 of the delay circuit 220 in ring-form, and is locked at a position where the delay amount of the delay element 211a becomes integer-th part of a single period of a reference clock.例文帳に追加

この遅延量制御回路２１０では、遅延回路２２０の各遅延素子２２１と同一の構成を有する複数段の遅延素子２１１ａをリング状に接続して構成される電圧制御発振器２１１の出力信号を、遅延素子２１１ａの遅延量が基準クロックの１周期の整数分の１となるところでロックする。 - 特許庁

The current control circuit 31 counts the number of clocks of a reference clock RCK after an output signal Vout is made larger than analog voltage D1, when the number of clocks is equal to or more than the prescribed number, the auxiliary switch element 25 is conducted and the auxiliary constant current circuit 26 is operated, and reduction quantity of the output signal Vout per unit hour is made large.例文帳に追加

電流制御回路３１は、出力信号Ｖoutがアナログ電圧ＤＩよりも大きくなった後に基準クロックＲＣＫのクロック数をカウントし、クロック数が所定個数以上になったら、補助スイッチ素子２５を導通させて補助定電流回路２６を動作させ、単位時間あたりの出力信号Ｖoutの降下量を大きくしている。 - 特許庁

By counting a reference clock, which is generated with a H/W timer 5, through the measurement of the period of the encoder pulses of a rotary encoder 9 annexed to a waste plate compressing motor 8 for driving the waste plate compressing plate 1, the compressive torque is detected so as to emit a detection signal when the compressive torque reaches a certain value in order to stop the compression of the waste plate.例文帳に追加

H/Wタイマ５を用いて、基準クロックを発生させ、該基準クロックをカウントすることにより、排版圧縮板１を駆動する排版圧縮モータ８に付随するロータリエンコーダ９のエンコーダパルスの周期を測定して圧縮トルクを検知し、一定の圧縮トルクに到達した際に、検知信号を発信して、排版圧縮を停止させる。 - 特許庁

To solve the problem that it is necessary to update the number of MAXSTEP indicating a transition timing to the next processing each time the cycle of an output signal is changed for switching processing based on the result of the comparison of the number of steps of a master clock being the reference of a processing operation with the number of the MAXSTEP in a conventional signal processor, and that it is difficult to execute the update processing.例文帳に追加

従来の信号処理装置では処理動作の基準となるマスタークロックのステップ数と、次処理への移行タイミングを表すMAXSTEP数とを比較し、その結果に基づいて処理の切り替えを行うため、出力信号の周期が変わるたびに前記MAXSTEP数の更新が必要であり、更新処理が困難であるといった課題を有する。 - 特許庁

In addition, the stream processing part 23 associates a detected bitstream storage position of the intra-frame encoded image in the storing part 24 with a PCR (program clock reference) included in bitstreams that are received when the bitstreams of the intra-fram encoded image are detected to be position and time information and uses the position and time information to generate index information.例文帳に追加

また、ストリーム処理部２３は、記憶部２４における検出したフレーム内符号化画像のビットストリーム記憶位置と、このフレーム内符号化画像のビットストリームを検出したとき受信したビットストリームに含まれていたＰＣＲとを関係付けて位置時間情報とし、この位置時間情報を用いてインデックス情報を生成する。 - 特許庁

To solve the problem that the reference clock for voice outputting and image displaying on a backend unit side cannot synchronize with that on a broadcasting station side, resulting in missing of frames or breaking off of sound, since packet transmission is used for TS signal transmission between units if the receiver for receiving digital broadcasting signals are separated into a frontend unit 100 and a backend unit 200.例文帳に追加

デジタル放送信号を受信する受信機をフロントエンドユニット１００とバックエンドユニット２００に分離した場合、両ユニット間のＴＳ信号伝送にパケット伝送を用いるため、バックエンドユニット側で音声出力及び画像表示する基準クロックが放送局側の基準クリックと同期できず、コマ落ちや音途切れを誘発してしまう。 - 特許庁

To provide a two-terminal self-timed delay element without needing any external reset input by generating a self-timed reset signal while using a ring oscillator internally and using a flip-flop for delaying an input signal with a clock signal of the ring oscillator as a reference, with respect to a self-timed delay element based on the ring oscillator.例文帳に追加

本発明は、リング発振器に基づいた自己タイミング遅延素子に関し、内部にリング発振器を使い、リング発振器のクロック信号を基準にして入力信号を遅延させるフリップフロップを使い、自己タイミング方式のリセット信号を発生して外部のリセット入力が必要ではない２端子自己タイミング遅延素子を提供する。 - 特許庁

When the clock signal is changed to a low level, comparison operation is started and when an input signal voltage Vin is slightly larger than a reference voltage Vref, the output voltage of a PMOSFET 5 becomes a high level at a high speed by a positive feedback loop formed between NMOSFETs 7 and 8 and the voltage of the output terminal OUTPUT of the comparator circuit becomes a low level.例文帳に追加

クロック信号をローレベルに変化させると比較動作が開始され、入力信号電圧Ｖ_inが基準電圧Ｖ_ref よりもわずかに大きいときには、ＮＭＯＳＦＥＴ７，８間に形成された正帰還ループにより高速度でＰＭＯＳＦＥＴ５の出力電圧がハイレベルになり、比較回路の出力端子ＯＵＴＰＵＴの電圧はローレベルとなる。 - 特許庁

As for influence of the error of a transmission path frequency blocking the stability of radio carrier frequencies, the error of the transmission line frequency 12b is compared with a highly stable radio reference clock 22a to detect an error frequency 17a by a counter 17 to make the frequency offset of the radio station originating signal of a local oscillator 61, based on this error frequency.例文帳に追加

無線キャリア周波数の安定度を阻害する伝送路周波数の誤差の影響を、伝送路周波数１２ｂの誤差を高安定の無線基準クロック２２ａと比較して誤差周波数１７ａをカウンタ７１で検出し、この誤差周波数に基づき局部発振器６１の無線局発信号の周波数オフセットとする。 - 特許庁

To display a high definition main video and a sub video having high image quality, to secure large capacity and high compatibility of formats, to heighten reliability of write-once type rewriting or rewriting of PC data and reproduction of address information, to enhance reference clock extracting accuracy from a wobble signal and to ensure high speed access and extendibility to a single-sided two recording layer structure.例文帳に追加

高精細な主映像、高画質な副映像の表示、大容量化、フォーマットの高い互換性確保、ＰＣデータの追記または書き換え、アドレス情報の再生に対する高信頼化、ウォーブル信号からの基準クロック抽出精度の向上、高速アクセスの保証、片面２記録層構造への拡張性の保証、を得る。 - 特許庁

To provide a phase-locked oscillator for realizing a high-speed phase synchronism in the case of utilizing an LPF (low-pass filter) provided on the phase-locked oscillator, particularly also as a filter for eliminating noise superimposed on a reference input clock with respect to the phase-locked oscillator that is used for a transmission apparatus or the like constituting a digital synchronizing network.例文帳に追加

ディジタル同期網を構成する伝送装置等において用いられる位相同期発振器に係わり、特に位相同期発振器が備えるＬＰＦを、基準となる入力クロックに重畳される雑音を除去するフィルタとしても利用する場合において高速位相同期を実現する位相同期発振器を提供することを目的とする。 - 特許庁

The synchronization maintenance device of the portable internet measuring instrument includes a GPS receiver which outputs a GPS signal synchronized to GPS time using information received from a GPS satellite, and a synchronization controller which controls synchronization based on results of comparison between the GPS signal from the GPS receiver and a reference signal generated with inherent clock.例文帳に追加

本発明の携帯インターネット計測器の同期維持装置は、ＧＰＳ衛星から受信された情報を利用してＧＰＳタイムに同期されたＧＰＳ信号を出力するＧＰＳ受信器、及びＧＰＳ受信器からのＧＰＳ信号と自体クロックにより生成された参照信号を比較した結果によって同期を制御する同期制御部を含む。 - 特許庁

To provide a semiconductor integrated circuit which evaluates a PLL circuit, by applying stress to each operated component circuit in the frequency range used usually without changing the characteristics of analog circuits such as voltage controlled oscillator into low frequency, even when a reference clock signal 3 of low frequency is inputted as in the case of a burn-in test.例文帳に追加

バーンインテスト時のように低周波数の基準クロック信号３を入力した場合にも、電圧制御発振器などのアナログ回路の特性を低周波数用に切り替えることなく、通常時使用する周波数範囲で各構成回路を動作させストレスをかけることで、ＰＬＬ回路の評価を可能にする半導体集積回路を提供する。 - 特許庁

This semiconductor device 1 having a testing circuit 2 operating at a high speed, internally stores a high speed pattern generating circuit 3 for coverting a low speed test pattern of a reference clock, an input signal and an output expected value signal inputted from the low speed LSI tester into a test pattern of a speed adapted to the testing circuit 2 operating at a high speed.例文帳に追加

高速動作する試験回路２を有する半導体装置１において、低速ＬＳＩテスター１２から入力する基準クロック，入力信号及び出力期待値信号の低速テストパターンを、高速動作する試験回路２に適応する速度のテストパターンに変換するための高速パターン発生回路３を内蔵したものである。 - 特許庁

According to this wafer 1, a reference clock applied at the same timing as that at an inspecting time in a wafer level burn-in can be inputted at different timing at each group of the chips 2 via the delay circuit 11, and a peak of the current flowing to each chip 2 is dispersed to enable reduction in instantaneous current in the wafer 1.例文帳に追加

この半導体ウェーハ１によれば、ウェーハレベルバーインでの検査時に同一タイミングで印加される基準クロックを、電気信号遅延回路１１を介して、チップ２のク゛ルーフ゜ごとに異なるタイミングで入力することが可能であり、各チップ２に流れる電流のピークを分散させて、半導体ウェーハ１における瞬時電流を低減できる。 - 特許庁

The confidential information transmission device is provided with a PCR(program clock reference) generator 3 which generates a periodic PCR, a variable delay device 11 which modulates the period of the PCR in accordance with information to be concealed, and a transmission device which uses one stream to multiplex PCR packets into image data and transmits the PCR with the modulated period.例文帳に追加

秘匿情報伝送装置は、周期性を持つＰＣＲ（プログラムクロックリファレンス）を作成するＰＣＲ作成装置３と、秘匿されるべき情報に従って、ＰＣＲの周期を変調する可変遅延装置１１と、一つのストリームを使用しながらＰＣＲパケットを画像データに多重して、変調された周期でＰＣＲを送信する送信装置とを備える。 - 特許庁

A numeric value of 125 MHz is calculated by multiplying (horizontal 1,920 pixels × vertical 1,080 pixels)/(horizontal 3,840 pixels × vertical 2,160 pixels) by 500 MHz with a clock frequency (=500 MHz) required for preprocessing the raw image data of horizontal 3,840 pixels × vertical 2,160 pixels in series as a reference frequency.例文帳に追加

１２５ＭＨｚという数値は、水平３８４０画素×垂直２１６０画素の生画像データに直列的に前処理を施す場合に必要なクロック周波数（＝５００ＭＨｚ）を基準周波数として、（水平１９２０画素×垂直１０８０画素）／（水平３８４０画素×垂直２１６０画素）に５００ＭＨｚを掛算することで算出される。 - 特許庁

A section TS packet data group is taken as a unit, and the packet supply rate is intermittently updated/corrected in accordance with a difference between its neighbor PCR (Program Clock Reference) value and a reproducing STC while interpreting packet discontinuous points by determining variation of the PTS value, whereby the excess or the insufficiency of packet supply are avoided.例文帳に追加

区間ＴＳパケットデータ群を単位とし、その近隣のＰＣＲ（Ｐｒｏｇｒａｍ Ｃｌｏｃｋ Ｒｅｆｅｒｅｎｃｅ）値と再生ＳＴＣの差分に従い、更に、ＰＴＳ値の変化分も判断することで、パケット不連続点も解釈しながら、パケット供給速度を断続的に更新・補正していき、パケット供給過不足を回避する。 - 特許庁