「reference clock」に関連した英語例文の一覧と使い方(15ページ目) - Weblio英語例文検索

A clock device (CLKE) 16 generates a clock of 200 Hz by using incoming information 18 to be received every 1.2 second from a public PHS base station (CS) 17 existing in the shortest distance as a reference clock, and supplies the clock through the IP-adaptor (ADP) 13 to the radio base station (BS) 14.例文帳に追加

クロック装置（ＣＬＫＥ）１６は最短距離に在る公衆ＰＨＳ基地局（ＣＳ）１７から１．２秒ごとに受信する着信情報１８を基準クロックとして２００Ｈｚのクロックを生成しＩＰ−アダプタ（ＡＤＰ）１３を介して無線基地局（ＢＳ）１４に供給する。 - 特許庁

A reception data re-timing means 7 uses the data and the clock to apply re-timing to them, a reception data decoding means 8 takes frame synchronization on the basis of the re-timing data, the extracted clock and a reference clock, replaces the clock, decodes the 10 data into the 8 data and provides the output of the 8 data.例文帳に追加

受信データリタイミング手段７はそれらデータとクロックとを用いてリタイミングし、受信データ復号化手段８はリタイミングされたデータと抽出クロックと基準クロックとからフレーム同期を行った後、クロックを乗替え、データを１０本から８本に復号化して出力する。 - 特許庁

A bias current adjusting circuit 36 adjusts a reference current I_ref based on a compared result of an intrinsic switching speed of the logic circuit 32 detected by the switching speed reference circuit 84 with a reference clock frequency f_ref.例文帳に追加

バイアス電流調整回路３６は、スイッチング速度基準回路８４で検出された論理回路３２の固有スイッチング速度と基準クロック周波数ｆ_refとの比較結果に基づき、基準電流Ｉ_refを調整する。 - 特許庁

Each of a wireless transmitter and a wireless receiver is equipped with a reference clock which outputs a reference signal, and the timing to output the reference signal is synchronized between the wireless transmitter and the wireless receiver (b and f).例文帳に追加

無線送信機及び無線受信機は基準信号を出力する基準クロックを夫々備え、基準信号が出力されるタイミングは無線送信機及び無線受信機の間で同期される（ｂ及びｆ）。 - 特許庁

A Genlock device includes a means (31) for inputting an external reference signal, means (32, 33, 34, 36, 39, 40, 41, 42, 44) for generating a master reference clock signal having a phase synchronized with the external reference signal, and a means (37) for storing a state of Genlock.例文帳に追加

ゲンロック装置は、外部の基準信号を入力する手段(31)と、外部の基準信号に位相同期するマスター基準クロック信号を生成する手段(32,33,34,36,39,40,41,42,44)と、ゲンロックの状態を記憶する手段(37)と、を備える。 - 特許庁

A clock bias Be and a reception position are calculated from a pseudo distance including a clock bias error output from a GPS receiver 16, and a clock drift D is calculated based on clock bias Be of past n points or Doppler information output from the GPS receiver, and a reference clock bias Bs is estimated by using a regression expression or a Kalman filter based on the calculated clock drift D.例文帳に追加

ＧＰＳ受信機１６から出力されたクロックバイアス誤差を含む疑似距離から、クロックバイアスＢｅ及び受信位置を算出し、過去ｎ点のクロックバイアスＢｅ、またはＧＰＳ受信器から出力されるドップラー情報に基づいてクロックドリフトＤを算出し、算出されたクロックドリフトＤに基づいて、回帰式、またはカルマンフィルタを用いて基準クロックバイアスＢｓを推定する。 - 特許庁

To suppress frequency variation before synchronization is established by shortening a PLL (phase-locked loop) drawing time when switching a reference clock.例文帳に追加

参照クロックの切替時におけるＰＬＬ引き込み時間を短縮し、同期確立までの周波数変動を抑制する。 - 特許庁

A reference synchronizing clock signal that the system has can be supplied to the respective connecting devices through the different interfaces.例文帳に追加

システムの持つ基準同期クロック信号を異なるインターフェイスを介して各接続装置に供給できるようにした。 - 特許庁

Thus, the rapid variation of a control voltage of a VCO 15 can be suppressed and a stable reference clock F can be obtained.例文帳に追加

これにより、ＶＣＯ１５の制御電圧の急変を抑えることができ、安定した基準クロックＦが得られる。 - 特許庁

A divided clock generator α1 generates a divided pulse signal by dividing the reference pulse signal by an oscillator 1.例文帳に追加

分周クロック生成部α１は発振器１による基準パルス信号を分周して分周パルス信号を生成する。 - 特許庁

A transmission data generating means 1 generates MIDI(Musical Instrument Digital Interface) data at a faster rate than that corresponding to a reference clock of the MIDI specifications.例文帳に追加

送信データ生成手段１はＭＩＤＩデータをＭＩＤＩ規格の基準クロックよりも早いレートで生成する。 - 特許庁

To provide an image processing apparatus in which a device can be operated without fault, and to provide a reference clock supplying method.例文帳に追加

デバイスを故障なく動作させることができる画像処理装置及びリファレンスクロック供給方法を提供する。 - 特許庁

The clock DSCLK is a reference to be sent to a decoding part by respective reproducing devices.例文帳に追加

データ送出基準クロックＤＳＣＬＫはＭＰＥＧデータを各再生装置がデコード部に対して送出する基準となる。 - 特許庁

To precisely adjust the phase difference of a reference clock between first and second circuits in each stage of data processing.例文帳に追加

データ処理の各段階における第１回線と第２回線との間の基準クロックの位相差を精度よく調整する。 - 特許庁

When 12 reference signals are transmitted, 12 is divided by the clock count in this period to compute an average rotational speed.例文帳に追加

基準信号が１２個発信されたならば、１２をその間のクロック数で除して平均回転速度を演算する。 - 特許庁

An orthogonal modulator 11 modulates a reference clock with a modulation amount that is variably set for each carrier frequency.例文帳に追加

直交変調器１１は、キャリア周波数毎に可変設定される変調量により基準クロックを変調する。 - 特許庁

A fan rotational speed control unit compares the reference clock with the fan rotational speed signal and outputs a speed control signal.例文帳に追加

ファン回転速度制御ユニットは、基準クロックをファン回転速度信号と比較し、速度制御信号を出力する。 - 特許庁

Digital data having the same period as the reference clock is generated and memorized in B region in the memory 4 by a computing unit 5.例文帳に追加

演算器５において、基準クロックと同じ周期のデジタルデータを作成してメモリ４のＢ領域へ記憶する。 - 特許庁

The selector 203 selectively outputs a reference clock generated by the counter 201 or the PLL circuit 202.例文帳に追加

これにより、セレクタ２０３は、Ｍ／Ｎカウンタ２０１またはＰＬＬ回路２０２が生成する基準クロックを選択出力する。 - 特許庁

Further, the conversion apparatus 10 monitors missing of an IP packet and loss of synchronization of the reference clock.例文帳に追加

また、変換装置１０は、ＩＰパケットの欠落の発生と、基準クロックにおける同期はずれの発生とを監視する。 - 特許庁

When BL=2 by making such a clock to a reference that the initial WT command is accepted, the command is accepted only for every two clocks.例文帳に追加

最初のＷＴコマンドを受け付けたクロックを基準としてＢＬ＝２の場合、２クロック毎のみコマンドを受け付ける。 - 特許庁

A delay chain part 1 delays a reference clock signal Ref and outputs the delayed signal to a state detection part 2.例文帳に追加

遅延チェーン部１は、基準クロック信号Ｒｅｆを遅延させ、遅延信号を状態検出部２に出力する。 - 特許庁

A phase/frequency comparison circuit includes two modules consisting of a PFD main section and a reference clock stop detection section 202B.例文帳に追加

位相周波数比較回路をＰＦＤ主要部と基準クロック停止検出部２０２Ｂの二つのモジュールから構成する。 - 特許庁

To deal with a reference clock change without increasing circuit scale and power consumption and without changing a circuit.例文帳に追加

回路規模と消費電力を増大させずに、基準クロックの変更に回路を変更することなく対応できるようにする。 - 特許庁

An offset calculation section 8 uses packet location information received from a packet counter 6 to calculate an offset of a PCR(program clock reference).例文帳に追加

オフセット値計算部８は、パケットカウンタ６から入力されるパケット位置情報を用いてPCRのオフセット値を計算する。 - 特許庁

To actualize a digital PLL circuit which operates with a reference clock of low frequency and can accurately make a phase comparison.例文帳に追加

周波数の低い基準クロックで動作し、かつ位相比較を正確に実施できるデジタルＰＬＬ回路を実現する。 - 特許庁

A slow decoding control part 12b divides a reference clock generated by a VCXO 12a according to ratio of slow speed to normal speed.例文帳に追加

スロー・デコード制御部１２ｂは、VCXO１２ａが生成する基準クロックをスロー速度と通常速度との比率で分周する。 - 特許庁

The input signal changes with a reference signal and the delay time being a requirement is a 1/4 period of a clock signal.例文帳に追加

入力信号は基準信号に基づいて変化し、要求される遅延時間はクロック信号の１／４周期である。 - 特許庁

The level V2 of the received waves in the point of time of a reference clock n+1 immediately after the point a, i.e., in a point c, is found.例文帳に追加

ゼロクロスポイントａの直前の基準クロックｎの時点、即ちｂ点での受信波のレベル−Ｖ１を求める。 - 特許庁

A generation unit 600 generates a clock frequency on the basis of a prescribed reference frequency oscillated by an oscillator 317.例文帳に追加

生成部６００は、発振器３１７から発振される所定の基準周波数を基に、クロック周波数を生成する。 - 特許庁

By inputting a reference signal, a plurality of output clock signals having different frequencies and phases are generated in a phase-locked loop (PLL) circuitry, Each output clock signal is multiplexed for use as an external clock according to arbitrary programmable selection by a multiplexer 228.例文帳に追加

基準信号を入力し、ＰＬＬ（位相同期ループ）回路で周波数、位相の異なる複数の出力クロックを生成し、前記出力クロックをプログラムによりマルチプレクサ２２８で任意に選択し多重化して外部クロックとする。 - 特許庁

The main microcomputer 10 comprises a DPLL circuit 23 multiplying the reference clock signal to a predetermined first multiplied number to generate an operation clock signal (64 MHz), and a CPU 11 in the main microcomputer 10 operates synchronously with the operation clock signal.例文帳に追加

メインマイコン１０は、基準クロック信号を所定第１逓倍数に逓倍し、動作クロック信号（６４ＭＨｚ）として生成するＤＰＬＬ回路２３を備え、メインマイコン１０内のＣＰＵ１１はこの動作クロック信号に同期して動作する。 - 特許庁

Then a clock S7 generated by delaying a clock CLK2 to be a standard by the selected delay element and a reference clock CLK1 have their frequencies divided by frequency dividing circuits 1 and 2 to the same frequency and a phase comparing circuit 3 compares the phases of both clocks.例文帳に追加

その後、被基準クロックCLK2を前記選択された遅延素子で遅延したクロックＳ７と、基準クロックCLK1とを、分周回路１、２で分周し、同一周波数として、この両クロックを位相比較回路３で位相比較する。 - 特許庁

A frequency converter circuit 9 is provided commonly for the first and second clock generator circuits 3, 4 to count the reference clock Fr, and convert the first and second clock frequencies when the count reaches a predetermined value.例文帳に追加

周波数更新回路９は、第１及び第２クロック作成回路３及び４に共通に設けられ、リファレンスクロックＦｒの数をカウントして、そのカウント値が所定の値となった場合に、第１及び第２クロック周波数を更新する。 - 特許庁

The SSGC device 25 can impose frequency modulation on a reference clock, and clock-diffuses a control signal to the CDS circuit 15, but does not clock-diffuse the control signal to the A/D converting circuit 19.例文帳に追加

ＳＳＧＣデバイス２５は、基準クロックを周波数変調可能であり、ＣＤＳ回路１５に対する制御信号にはクロック拡散を行うろともに、Ａ／Ｄ変換回路１９に対する制御信号にはクロック拡散を行わない。 - 特許庁

The sub-microcomputer 40 comprises a DPLL circuit 51 multiplying the reference clock signal to a predetermined multiplied number to generate an operation clock signal (32 MHz), and a CPU 41 in the sub-microcomputer 40 operates synchronously with this operation clock signal.例文帳に追加

また、サブマイコン４０は、基準クロック信号を所定第２逓倍数に逓倍し、動作クロック信号（３２ＭＨｚ）として生成するＤＰＬＬ回路５１を備え、サブマイコン４０内のＣＰＵ４１はこの動作クロック信号に同期して動作する。 - 特許庁

The reception-side integrated circuit detects a phase difference by comparing a data signal of the initialization pattern with a frequency division clock being a clock obtained by dividing the frequency of a reference clock for every data path corresponding to each transmission path.例文帳に追加

前記受信側集積回路が、前記各伝送経路に対応するデータパス毎に、前記初期化パタンのデータ信号と、基準クロックを分周したクロックである分周クロックと、を比較することにより、位相差を検出する。 - 特許庁

To provide a semiconductor integrated circuit with a clock signal multiplication circuit incorporated therein in which a duplexed clock signal can be generated while following up a change of a power supply voltage or a reference clock signal frequency without using a phase comparator.例文帳に追加

位相比較器を用いることなく、電源電圧や基準クロック信号周波数の変化に追従して２逓倍クロック信号を生成することができるクロック信号逓倍回路を内蔵した半導体集積回路を提供する。 - 特許庁

Each integrated circuit 101 constituting the clock abnormality detection system 100 calculates the number of stages of a delay element for one period of the reference clock signal for operating each integrated circuit 101 in a clock period detection circuit 1.例文帳に追加

クロック異常検出システム１００を構成する各集積回路１０１は、クロック周期検出回路１において、各集積回路１０１を動作させるための基準クロック信号の１周期に係る遅延素子の段数を算出する。 - 特許庁

The semiconductor integrated circuit device loaded with a data pass circuit 1 and a CPU core 2 includes also a reference clock circuit 7 for supplying a system clock signal f1 and a PLL circuit 3 for supplying a CPU input clock signal f3.例文帳に追加

半導体集積回路装置は、データパス回路１及びＣＰＵコア２が搭載され、システムクロック信号ｆ１を供給する基準クロック回路７、及び、ＣＰＵ入力クロック信号ｆ３を供給するＰＬＬ回路３を有する。 - 特許庁

A control part selects, when one radio system among the plurality of radio systems is used, a clock signal corresponding to the one radio system among the plurality of clock signals as an operation clock signal with reference to the storing part.例文帳に追加

制御部は、複数の無線システムのうちの１つの無線システムが使用されるときに、記憶部を参照して、複数のクロック信号の中から、１つの無線システムに対応するクロック信号を動作クロック信号として選択する。 - 特許庁

A data clock recovery section 200 extracts a plurality of clock signals from the electric signal within frequency ranges different from each other in cross-reference with a plurality of the transmission rates and recovers a plurality of data signals by using the clock signals.例文帳に追加

データクロック再生部２００は、複数の伝送レートに対応した互いに異なる周波数範囲内で、電気信号から複数のクロック信号を抽出し、それらのクロック信号を用いて複数のデータ信号を再生する。 - 特許庁

At the time, the two kinds of internal clocks are prepared from a reference clock, an analog value is fetched in synchronism with one of the clocks and it is digitally converted by one clock by the parallel processings and serially arranged and outputted in synchronism with the other clock.例文帳に追加

その際、基準クロックから内部クロックを２種類作成し、一方のクロックに同期させてアナログ値を取り込んでそれを並列処理でデジタルに１クロックで変換し、他方のクロックに同期させて直列に並べて出力する。 - 特許庁

The voltage detection circuit changes the levels of the first reference potential and the second reference potential according to the input of the control signal, while the clock generation circuit increases the frequency of the frequency division clock signal when the levels of the first reference potential and the second reference potential are increased according to the input of the control signal.例文帳に追加

電圧検知回路は、制御信号の入力に応じて第１の基準電位および第２の基準電位のレベルを変更するとともに、クロック生成回路は、制御信号の入力に応じて第１の基準電位および第２の基準電位のレベルが高く変更された場合には、分周クロック信号の周波数を高くする。 - 特許庁

At this time, a main side communication module 200 makes a clock source set in the module a reference clock, and makes data of each color of Y, M, C and K one serial signal by time division multiplexing.例文帳に追加

このとき、メイン側通信モジュール２００は、当該モジュールに設けられたクロック源を基準クロックとするとともに、ＹＭＣＫ各色のデータを時分割多重化し一のシリアル信号とする。 - 特許庁