「reference clock」に関連した英語例文の一覧と使い方(16ページ目) - Weblio英語例文検索

The frequency of the generated reference local signal can be varied by controlling the inner multiplication number or the frequency of the higher frequency digital clock signal in the clock generator A1.例文帳に追加

上記クロック生成部Ａ１において、内部の逓倍数もしくは高周波信号のデジタルクロック信号を制御することで、基準ローカル信号の周波数を変化させることが可能である。 - 特許庁

In the case of decompressing a transport stream, a clock signal generated through the use of a reference signal included in the transport stream is employed, and in the case of decompressing a program stream, a stable clock signal is employed.例文帳に追加

トランスポートストリームを伸長する場合には、それに含まれる基準信号を用いて発生したクロック信号を用い、プログラムストリームを伸長する場合には安定なクロックを用いる。 - 特許庁

An analog electronic wristwatch 10 is provided with an oscillation part 11, a device-clock-signal generation part 20, a device-time counter 30, a device-clock-signal correction part 60 and a reference-time acquisition part 50.例文帳に追加

アナログ電子腕時計１０は、発振部１１、機器クロック信号生成部２０、機器時刻カウンタ３０、機器クロック信号修正部６０および基準時刻取得部５０を備えている。 - 特許庁

A delay element (10) generates a delay clock signal of which the delay is changed by a delay amount from a rise (or fall) of the reference clock signal according to the output of a loop filter (40).例文帳に追加

遅延素子（１０）は、基準クロック信号の立ち上がり（又は立ち下がり）から、ループフィルタ（４０）の出力に基づいた量だけ遅延して変化する遅延クロック信号を生成する。 - 特許庁

Employing a spread clock for a timing circuit 112 that outputs an operating clock to a 3-line CCD 111 and ADCs 119-121 reduces harmonic components of a reference frequency.例文帳に追加

３ラインＣＣＤ１１１やＡＤＣ１１９〜１２１へ動作クロックを出力するタイミング回路１１２に拡散クロックを用いることにより基準周波数の高調波成分を低減させる。 - 特許庁

An operation frequency control circuit 12G divides the frequency of a reference clock signal having negative correlation with the output voltage and to be inputted, to generate a control clock signal.例文帳に追加

動作周波数制御回路１２Ｇは、出力電圧と負の相関を有して、入力される基準クロック信号の周波数を分周して制御クロック信号を生成する。 - 特許庁

To provide a phase difference verification circuit that can verify whether or not a plurality of clock signals keep a constant phase difference without preparing a separate reference clock and the like.例文帳に追加

別途、基準クロックなどを用意することなく、複数のクロック信号間の位相差が一定であるか否かを検証することができる位相差検証回路を得ることを目的とする。 - 特許庁

A phase detection circuit 21 detects the difference of phase between a reference clock signal to be input and a clock signal to be output from a replica circuit 17 to be output to a delay control circuit 22.例文帳に追加

位相検知回路２１は、入力される基準クロック信号とレプリカ回路１７から出力されるクロック信号との位相の差を検知し遅延制御回路２２に出力する。 - 特許庁

In the audio/video decoder 10, a system clock regenerating circuit 102 regenerates a system clock based on a time reference PCR obtained from a multiplex stream at a multiplex stream demultiplexer circuit 100.例文帳に追加

オーディオ・ビデオ復号装置10は、システムクロック再生回路102 が多重ストリーム分離回路100 にて多重ストリームから検出された時刻基準参照値PCR に基づいてシステムクロックを再生する。 - 特許庁

The apparatus includes a pixel clock generating module which generates a reference signal operating at a single video frequency derived from a first clock and the at least one first print engine.例文帳に追加

当該装置は、第１クロック及び少なくとも１つの第１印刷エンジンから導出された単一のビデオ周波数で作動する基準信号を発生する画素クロック発生モジュールを有する。 - 特許庁

Each of the ink head modules (4-1)-(4-n) performs recording of an image by using each clock formed by the multiplication by the respective CLK multiplication circuits (21-1)-(21-n) as the reference clock.例文帳に追加

各インクヘッドモジュール４−１、…、４−ｎは、ＣＬＫ逓倍回路２１−１、…、２１−ｎによる逓倍によって生成されたクロックを、基準クロックとして利用して画像の記録を行う。 - 特許庁

In the case of decompressing a transport stream, a reference signal included in the transport stream is employed to use a clock signal that occurs, and in the case of decompressing a program stream, a stable clock is used.例文帳に追加

トランスポートストリームを伸長する場合には、それに含まれる基準信号を用いて発生したクロック信号を用い、プログラムストリームを伸長する場合には安定なクロックを用いる。 - 特許庁

The address decoding circuit 28 operates exclusive OR of binarized wobble signal and a reference clock signal generated by a PLL circuit from the wobble signal, and calculates a ratio in which the exclusive OR becomes 1 for each half period of the reference clock signal.例文帳に追加

アドレスデコード回路２８は、２値化されたウォブル信号と、ウォブル信号からＰＬＬ回路で生成された基準クロック信号との排他的論理和を演算し、基準クロック信号の半周期毎に排他的論理和が１となる比率を算出する。 - 特許庁

Frequency modulation devices 11, 13 form image clocks 16, 17 based on setting values (variable magnification coefficients) input from setting registers 12, 14 corresponding to a reference clock signal Refclk generated by a reference clock generator 10.例文帳に追加

周波数変調デバイス１１，１３は、基準クロック発生部１０から発生された基準クロック信号Ｒｅｆｃｌｋと対応する設定レジスタ１２，１４から入力された設定値（変倍係数）に基づいて画像クロック１６，１７を生成する。 - 特許庁

The phase adjustment circuit uses separate memories 7, 11 to carry out clock synchronization with respect to a reference clock signal and phase adjustment to a reference synchronizing signal so that a low cost SDRAM or FPGA built-in memory can be employed for the line memory 11.例文帳に追加

基準クロック信号に対するクロック同期と、基準同期信号に対する位相調整とを、別々のメモリ７，１１により行う様にして、ラインメモリ１１を、安価なＳＤＲＡＭやＦＰＧＡ内蔵のメモリを使用することができる。 - 特許庁

On the other hand, a PCR(Program Clock Reference) imbed section 110 imbeds a time reference PCR to the TS packet from a PCR transfer control section 109 on the basis of an STC(System Time Clock) from an STC section 108 and transmits the result to a PCR buffer 111.例文帳に追加

一方、ＰＣＲ転送制御部１０９からのＴＳパケットに対しＰＣＲ埋め込み部１１０により、ＳＴＣ部１０８からのＳＴＣに基づいて時刻基準のＰＣＲが埋め込まれ、ＰＣＲ用バッファ１１１に送出される。 - 特許庁

A clock offset calculator 32 calculates the time reference information corresponding to the last access unit of the previous data and clock offset information relating to the difference from the time reference information corresponding to the initial access unit of the rear data, and a library information reader/writer 40 adds the clock offset information to the front data sequence after editing.例文帳に追加

クロックオフセット計算器３２は前記前データの最後のアクセスユニットに対応する時間基準情報と、前記後データの最初のアクセスユニットに対応する時間基準情報との差に関するクロックオフセット情報を計算し、ライブラリ情報読み書き器４０は、編集後の前記データ列に前記クロックオフセット情報を付加する。 - 特許庁

In an image forming apparatus that outputs a reference clock, divides the output reference clock based on a set multiple, and generates an image clock based on the division, a BD signal width that indicates dynamic deviation characteristics is detected, and the multiple is set in accordance with the detected BD signal width.例文帳に追加

基準クロックを出力し、設定された逓倍数に基づき出力された基準クロックを分周し、当該分周により画像クロックを生成する画像形成装置において、動的偏差特性を表しているＢＤ信号幅を検出し、当該検出されたＢＤ信号幅に応じて、逓倍数の設定を行なう。 - 特許庁

The clock generation circuit 110 generates a reference clock of a predetermined frequency in the starting period up to the lapse of the wait time after starting the charge pump operation, and generates a reference clock of a frequency corresponding to the set value of the frequency setting register 130 during the operation period after the starting period.例文帳に追加

クロック発生回路１１０が、チャージポンプ動作の開始後ウェイト時間が経過するまでの起動期間では、予め決められた周波数の基準クロックを発生すると共に、起動期間後の動作期間では、周波数設定レジスタ１３０の設定値に対応した周波数の基準クロックを発生する。 - 特許庁

The delay time adjusting part receives the reference clock signal, precisely adjusts the delay time in response to the error control signal generated from the phase detector, generates the input clock signal and the shift signal indicating the delay time for increasing, decreasing the reference clock signal and adjusts the number of the first delay devices.例文帳に追加

遅延時間調節部は、基準クロック信号を受信し、位相検出器から発生する誤差制御信号に応答して遅延時間を精密に調節し、基準クロック信号が増減される遅延時間を示す入力クロック信号及びシフト信号を発して第１遅延素子の個数を調節する。 - 特許庁

The clock distribution circuit 20 is provided with a PLL circuit 21 for outputting a first clock signal from a first feedback signal from the branch point NA3 and a first reference signal, and a PLL circuit 22 for outputting a second clock signal from a second feedback signal from the branch point NB3 and a second reference signal.例文帳に追加

クロック分配回路２０は、分岐点ＮＡ３からの第１フィードバック信号と第１リファレンス信号とから第１クロック信号を出力するＰＬＬ回路２１と、分岐点ＮＢ３からの第２フィードバック信号と第２リファレンス信号とから第２クロック信号を出力するＰＬＬ回路２２とを具備する。 - 特許庁

This system 1 comprises the slave circuits 30 and 40 operating at a variable operation frequency fa, the master circuit 22 operating at a reference frequency f0, and a clock signal generation part 10 generating and supplying a reference clock signal Sf0 to the master circuit and generating and supplying a local clock signal Sfa to the slave circuit 30 and 40.例文帳に追加

このシステム１は、可変の動作周波数ｆａで動作するスレーブ回路３０，４０と、基準周波数ｆ０で動作するマスター回路２２と、基準クロック信号Ｓｆ０を生成してマスター回路に供給し、ローカルクロック信号Ｓｆａを生成してスレーブ回路３０，４０に供給するクロック信号生成部１０と、を備える。 - 特許庁

When it is confirmed with the frequency counter that a difference between the frequency of the clock for test and a target frequency is within a predetermined range, an in-test level when the clock for test is generated by the VCXO is stored as a reference level in the memory, and the frequency of the clock for test is stored as a reference frequency.例文帳に追加

試験用クロックの周波数と目標周波数との差が所定の範囲内であることが周波数カウンタによって確認できたら、メモリに、この試験用クロックがＶＣＸＯによって発生された際の試験時レベルを基準レベルとして記憶させ、この試験用クロックの周波数を基準周波数として記憶させる。 - 特許庁

To provide a video signal processing apparatus which displays on a display picture, a video signal processed by two video signal processing circuits which are driven respectively synchronously with a reference clock and a multiplied clock with a frequency obtained by multiplying the frequency of the reference clock, without causing a recognizable fixed pattern noise on the display picture.例文帳に追加

基準クロックとその基準クロックの周波数に対して逓倍の周波数の逓倍クロックにそれぞれ同期して動作する２つの映像信号処理回路で処理された映像信号を表示画面上に表示したとき表示画面上に固定パターンノイズが認められない映像信号処理装置を提供する。 - 特許庁

On the other hand, when a system is operated at high speed and writing of one time cannot be performed in one cycle of a system clock signal, a writing cycle mode is set so that writing is performed at least every two cycles of the reference clock, and writing of one time is performed in every two cycles of the reference clock signal.例文帳に追加

一方、システムが高速に動作してシステムクロック信号の一周期内に一回の書き込みが行えない場合は、前記書き込み周期モ−ドは少なくとも二周期の基準クロック信号毎に書き込みが遂行されるように設定され、二周期の基準クロック信号毎に一回書き込みが遂行される。 - 特許庁

When initial state is default and a reference clock signal REFn is a reference clock, a synchronization master control part 11 selects the reference clock signal REFn as the output control of a selection signal SELn from an REF selection circuit (n) 12 and selects an output signal n1 from a synchronization circuit (A) 14 as the output control of a selection signal SELe from an REF selection circuit (e) 13.例文帳に追加

初期状態がデフォルトで基準クロック信号ＲＥＦｎをリファレンスクロックとする場合、同期マスタ制御部１１はＲＥＦ選択回路（ｎ）１２の選択信号ＳＥＬｎの出力制御として基準クロック信号ＲＥＦｎを選択し、ＲＥＦ選択回路（ｅ）１３の選択信号ＳＥＬｅの出力制御として同期回路（Ａ）１４の出力信号ｎ１を選択する。 - 特許庁

An image data processor of the present invention includes: a reference clock output circuit 21 which outputs a reference clock; a plurality of processors 1 to 4 for image processing; and a plurality of external PLL circuits 11 to 14 which are provided by the processors 1 to 4 for image processing and synchronize output clocks output from the corresponding processors 1 to 4 for image processing with the reference clock.例文帳に追加

本発明に係る画像データ処理装置は、基準クロックを出力する基準クロック出力回路２１と、複数の画像処理用プロセッサ１〜４と、各画像処理用プロセッサ１〜４ごとに設けられ、対応する画像処理用プロセッサ１〜４から出力される出力クロックを基準クロックに同期させる複数の外部ＰＬＬ回路１１〜１４とを備える。 - 特許庁

To provide a clock generation circuit with a small circuit scale, which generates, when the discretely set highest operation frequency of a circuit to be controlled is not a natural number multiple of the frequency of a reference clock, a clock of a frequency not exceeding the highest operation frequency and close to the highest operation frequency by use of the reference clock.例文帳に追加

離散的に設定された被制御回路の最高動作周波数が基準クロックの周波数の自然数倍でない場合に、基準クロックを用いて、最高動作周波数を超えず、かつ、最高動作周波数に近い周波数のクロックを生成する、回路規模が小さいクロック発生回路およびそれを備えた信号処理装置を提供することを目的とする。 - 特許庁

A first comparator for comparing a noninverted clock signal inputted from a PADI with an inverted clock signal inputted from a PADR, a second comparator for comparing the noninverted clock signal with reference voltage Vref, and a third comparator for comparing the inverted clock signal with the reference voltage Vref are provided in a differential buffer part DB 1, and their outputs are defined as Y, YI and YR, respectively.例文帳に追加

差動バッファ部ＤＢ１内に、ＰＡＤＩから入力される非反転クロック信号及びＰＡＤＲから入力される反転クロック信号を比較する第１比較器、非反転クロック信号と参照電位Ｖrefとを比較する第２比較器、反転クロック信号と参照電位Ｖrefとを比較する第３比較器とを設け、それぞれの出力をＹ、ＹＩ、ＹＲとする。 - 特許庁

Thus, when the reference clock is stopped, the output frequency of the voltage-controlled oscillator can be maintained, and when the reference frequency is restarted with the frequency changed, a frequency and a phase between the reference clock and the output of the voltage-controlled oscillator can also be locked at high speed.例文帳に追加

これにより、基準クロックを停止させた場合は電圧制御発振器の出力周波数を維持することができるし、基準クロックの周波数を変更して再開させた場合も、基準クロックと電圧制御発振器の出力との間の周波数および位相を高速にロックさせることができる。 - 特許庁

A base station apparatus 10 comprises a reference clock acquiring portion 18, a PLL circuit 20, a controlling portion 14, and a radio communicating portion 16.例文帳に追加

基地局装置１０は、基準クロック取得部１８と、ＰＬＬ回路２０と、制御部１４と、無線通信部１６とを備える。 - 特許庁

When the accumulated amount becomes lower than a lower reference value, the reception clock frequency is set to a lower frequency.例文帳に追加

また、蓄積量が下側の基準値より小さくなったとき、、受信クロック周波数は、より低い周波数に設定される。 - 特許庁

To provide a reproducer for outputting decoding data by being precisely synchronized with a reference clock, and to provide a reproduction processing method.例文帳に追加

復号データを基準クロックに正確に同期して出力することができる再生装置及び再生処理方法を提供する。 - 特許庁

On the other hand, the clock DDCLK is a reference for decoding the MPEG data by decoding parts in respective reproducing devices.例文帳に追加

一方データデコード基準クロックＤＤＣＬＫは各再生装置のデコード部がＭＰＥＧデータのデコードを行なうための基準となる。 - 特許庁

To make accurately producible a reference clock synchronized with a wobble signal, in which an address information is recorded by a phase modulation.例文帳に追加

位相変調によってアドレス情報が記録されたウォブル信号に同期した基準クロックを精度良く生成できるようにする。 - 特許庁

The delay control circuit 22 outputs a control signal for adjusting the phase of the reference clock signal on the basis of a signal with phase difference.例文帳に追加

遅延制御回路２２は、位差の信号を基に、基準クロック信号の位相を調整する制御信号を出力する。 - 特許庁

A power source Pvcc generates a voltage Vccv changing synchronously with a clock signal being a reference of write scan pulse generation.例文帳に追加

電源Ｐｖｃｃはライト走査パルスを生成する基準となるクロック信号と同期して変化する電圧Ｖｃｃｖを発生する。 - 特許庁

Thus, the control voltage VCNT is stabilized in a short time, after the phase pull-in operation in the respective cycles of the reference clock ϕREF.例文帳に追加

これにより、基準クロックφREF の各周期における位相引き込み動作後、短時間で制御電圧ＶCNT が安定化される。 - 特許庁

The same operation is performed in all the systems, so that the phases of all clocks are synchronized with the comparison reference clock.例文帳に追加

同様の動作を全ての系で実行することにより、全てのクロックの位相が比較基準クロックと一致することとなる。 - 特許庁

To suppress an effect of a frequency error in other processing when using a reference clock signal in processing other than timer.例文帳に追加

基準クロック信号などを計時以外の処理に用いる場合に周波数誤差の影響を他の処理において抑制する。 - 特許庁

An imaging element driving signal is divided by the dividing circuit 28 and is outputted to the second power supply circuit 29 as a reference clock signal.例文帳に追加

撮像素子駆動信号を分周回路２８で分周し、基準クロック信号として第２電源回路２９に出力する。 - 特許庁

To provide a method for designing clock wiring in accordance with a power potential distribution and a reference potential distribution in an integrated circuit.例文帳に追加

集積回路内の電源電位分布及び基準電位分布に応じたクロック配線を設計する方法を提供する。 - 特許庁

The fraction pulse X rises up synchronously with rise-up of an object signal, and falls down synchronously with fall-down of a reference clock.例文帳に追加

端数パルスＸは、対象信号の立ち上がりに同期して立ち上がり、基準クロックの立ち下がりに同期して立ち下がる。 - 特許庁

To provide a method and an apparatus for measuring and correcting a duty cycle of a reference clock to be supplied to a duty cycle measurement (DCM) circuit.例文帳に追加

デューティ・サイクル測定（ＤＣＭ）回路に供給する基準クロックのデューティ・サイクルの測定、補正方法および装置の提供。 - 特許庁

Consequently, a high-speed pulse generation circuit generates the most suitable driving timing pulse on the basis of the reference clock after this correction.例文帳に追加

したがって、高速パルス発生回路は、上記補正後の基準クロックに基づいて、最適な駆動タイミングパルスを生成できる。 - 特許庁