「reference clock」に関連した英語例文の一覧と使い方(17ページ目) - Weblio英語例文検索

To adjust the time of a built-in clock by easily acquiring reference time without spending much cost.例文帳に追加

費用をそれほどかけずに、簡単に基準時刻を取得し、内蔵されている時計の時刻合わせを行うことができるようにする。 - 特許庁

To simplify the device configuration by using an encoder directly connected to a spindle motor for motor control and also for reference clock generation.例文帳に追加

スピンドルモータに直結されたエンコーダを、モータ制御用と、基準クロック信号発生用とに兼用し、装置構成を簡略化する。 - 特許庁

A main control CPU 52 determines whether or not the current date is a specific day (S11) with reference to a clock 55 (S10).例文帳に追加

主制御用ＣＰＵ５２は、クロック５５を参照し（Ｓ１０）、現在の日付が特定日であるか否かを判定する（Ｓ１１）。 - 特許庁

To actualize a measure to prevent jamming caused by components and harmonic frequencies of a reference clock at low cost in an analog/digital common use tuner.例文帳に追加

アナログ／デジタル共用チューナにおいて、低コストで基準クロックの成分及び高調波による妨害対策を実現する。 - 特許庁

A clock generating part 7004 generates a symbol period signal Sig1 and a spread code rate signal Sig2 in synchronization with the reference signal J1.例文帳に追加

クロック生成部７００４は、シンボル周期信号Sig1と拡散符号レート信号Sig2を基準信号Ｊ１と同期して生成する。 - 特許庁

To enable restart to a state that an operation reference clock signal is stopped to lapse into a deadlock without performing power-on reset.例文帳に追加

動作基準クロック信号が停止されデッドロックに陥った状態に対して、パワーオンリセットを行わずに再起動を可能とする。 - 特許庁

Thus the rules of the biphase modulation are observed and a reference clock in correct timing is obtained by correcting damages.例文帳に追加

これによって、バイフェーズ変調の規則が守られたことになり、ダメージを修正して、正しいタイミングのリファレンスクロックが得られる。 - 特許庁

A clock generating part 7002 generates a symbol period signal Sig1 and a spread code rate signal Sig2 in synchronization with the reference signal J1.例文帳に追加

クロック生成部７００２は、シンボル周期信号Sig1と拡散符号レート信号Sig2を基準信号Ｊ１と同期して生成する。 - 特許庁

The classifying means classifies a plurality of marks or spaces included in the reproducing pulse signal at a clock period as a reference unit.例文帳に追加

分類手段は、前記再生パルス信号に含まれる複数のマークまたはスペースを、クロック周期を基準単位として分類する。 - 特許庁

A synchronous excitation signal formation circuit 6 low-pass filters the clock signal S1 and outputs an excitation reference signal S2 to the resolver 2.例文帳に追加

同期励磁信号形成回路６は、クロック信号Ｓ１を低域濾波して励磁基準信号Ｓ２をレゾルバ２へ出力する。 - 特許庁

When an energy saving standby mode is set, a polygon motor control unit 20 outputs a reference clock whose frequency is gradually or sequentially lowered.例文帳に追加

省エネ待機モードになると、ポリゴンモータ制御ユニット２０は、周波数が漸次又は順次低くなる基準クロックを出力する。 - 特許庁

The plurality of (n) time-division multiplexing transmission data signals are transmitted along with reference clock signals and a DC power supply.例文帳に追加

時分割多重化された複数（ｎ）の送信データ信号は基準クロック信号およびＤＣ電源と共に送出される。 - 特許庁

A waveform shaping circuit 101 converts a drive signal Sdrv supplied to a physical quantity sensor into a reference clock CKref.例文帳に追加

波形整形回路１０１は、物理量センサに供給される駆動信号Ｓｄｒｖを基準クロックＣＫｒｅｆに変換する。 - 特許庁

In relation to a function having a very low frequency of use, power consumption can be lowered by dynamically stopping the reference clock.例文帳に追加

また、使用頻度が非常に低い機能に対しても、動的に基準クロックを止めることによって消費電力を低減させる。 - 特許庁

To make shift data of a shift register be reliably latched by a latch circuit without errors even when a reference clock signal is sped up.例文帳に追加

基準クロック信号が高速化した場合でも、確実にシフトレジスタのシフトデータを誤り無くラッチ回路でラッチさせること。 - 特許庁

The comparator 11 of a polygon motor unit 10 compares the frequency of the reference clock with the frequency of an FG signal from an FG 15.例文帳に追加

ポリゴンモータユニット１０の比較器１１は、基準クロックの周波数と、ＦＧ１５からのＦＧ信号の周波数とを比較する。 - 特許庁

A packet of the MPEG2 partial TS to be read is buffered and a time stamp is generated on the basis of a PCR(program clock reference) decoded for that time.例文帳に追加

読み出されたMPEG2パーシャルTSのパケットは、バッファリングされ、その間に復号されたPCRに基づいてタイムスタンプが生成される。 - 特許庁

In a DLL (delay locked loop) circuit 10, a delay line circuit 101 can change a delay amount and can give delay to a reference clock signal RCLK.例文帳に追加

ディレイ・ライン回路１０１は、遅延量を変更可能であり、基準クロック信号ＲＣＬＫに遅延を与えることができる。 - 特許庁

Thus, the clock wiring corresponding to the power supply potential distribution and reference potential distribution in the integrated circuit is designed so that clock skew can be reduced, and that the stable supply of clock distribution can be realized even under conditions that temporal power voltage fluctuation is generated.例文帳に追加

集積回路内の電源電位分布及び基準電位分布に応じたクロック配線を設計することによりクロックスキューを低減し、時間的な電源電圧変動が発生している状況下でもクロック分配の安定供給が可能になる。 - 特許庁

The first and second D-FF circuits A1, A2 of a counter circuit 5 count a counter clock signal CCK of a reference clock signal CLK at soft start and divide the frequency of the counter clock signal CCK of switching voltage Vsw at normal operation.例文帳に追加

カウンタ回路５の第１及び第２Ｄ−ＦＦ回路Ａ１，Ａ２は、ソフトスタートにおいて基準クロック信号ＣＬＫのカウンタクロック信号ＣＣＫをカウントし、通常動作において、スイッチング電圧Ｖｓｗのカウンタクロック信号ＣＣＫを分周する。 - 特許庁

A video server 1 is in operation by an operating clock faster than an operation clock of the encoder 3 by about several hundreds ppm on the basis of the reference of the operation clock of a timing generator 14 and the video data tend to underflow in the data read buffer 13a.例文帳に追加

ビデオサーバ１は、タイミング発生器１４の動作クロックを基準として、エンコーダ３の動作クロックよりも数百ｐｐｍ程度早い動作クロックにて動作しており、データ読込みバッファ１３ａにてビデオデータがアンダーフロー気味になっている。 - 特許庁

When starting a circuit after reset, such as power-on, the clock transfer circuit automatically recognizes a difference of two clock frequencies to be used at that time through reference signal generators 11 and 12 and clock frequency ratio determination parts 13 and 14.例文帳に追加

クロック乗せ替え回路は、例えば、電源投入時等のリセット実施後の回路立ち上げの段階で、その時に使用する２つのクロック周波数差を、基準信号生成部１１，１２及びクロック周波数比判定部１３，１４により自動的に認識する。 - 特許庁

To solve the problem, wherein when a program clock reference (PCR) of a received stream is abnormal and an improper clock control value based on the abnormal PCR is recorded, the improper clock control value is used during reproduction and a digital signal cannot be output accurately.例文帳に追加

受信したストリームのＰＣＲが異常であった場合、異常なＰＣＲを基準とした不適切なクロック制御値を記録してしまうと、再生時に不適切なクロック制御値を用いることとなり、正確にデジタル信号を出力できなくなる。 - 特許庁

A second DLL circuit 30, comprising a second variable delay circuit 36 and a circuit to be evaluated 50 connected to the delay circuit 36, receives the delayed clock signal DCLK and outputs a second output clock signal OUT2, having the same phase as the reference clock signal REFCLK.例文帳に追加

第２可変遅延回路３６に被評価回路５０を接続した第２ＤＬＬ回路３０は、遅延クロック信号ＤＣＬＫを受け、参照クロック信号ＲＥＦＣＬＫと同じ位相の第２出力クロック信号ＯＵＴ２を生成する。 - 特許庁

A unit register circuit 38 of a k stage has a set circuit which makes a reference point an H level with a pulse input, a reset circuit which makes the reference point an L level with the pulse input, and a circuit which synchronizes with a clock signal to output a pulse Pk at the H level of the reference point.例文帳に追加

第ｋ段の単位レジスタ回路３８は、パルス入力で基準点をＨレベルにするセット回路、Ｌレベルにするリセット回路、基準点のＨレベル時にクロック信号に同期しパルスＰｋを出力する回路を有する。 - 特許庁

A regulator 27 calculates the dutycycle of the signal So based on the clock numbers N1 and N2, and sets a reference instruction value Dr so that the dutycycle approximates to the reference dutycycle (50%).例文帳に追加

調整器２７は、クロック数Ｎ１とＮ２に基づいて信号Ｓｏのデューティ比を演算し、このデューティ比が基準のデューティ比（５０％）に近づくように基準指令値Ｄｒを設定する。 - 特許庁

An advance/delay discriminator 26 compares the acquired parallel data with the advance/delay reference, to discriminate between the advance and delay of a reference timing of a synchronous clock at the apparatus side, relative to the serial data.例文帳に追加

進み／遅れ判別部２６は、取得したパラレルデータと進み／遅れ基準とを比較して、シリアルデータに対する装置側の同期クロックの基準タイミングの進み／遅れを判別する。 - 特許庁

A synchronous device 2A receives a signal from a reference timing transmitter E and received by a synchronous antenna 5A to establish synchronization with respect to a reference timing and to generate a synchronous symbol clock.例文帳に追加

同期装置２Ａは同期用アンテナ５Ａから受信される基準タイミング送信装置Ｅからの信号を入力して基準タイミングに対して同期を確立し、同期シンボルクロックを作成する。 - 特許庁

In the clock oscillator for semiconductor devices of a type that compares a reference voltage with first and second voltages shifting gradually generated in accordance with a preset RC delay value and generates a reference clock by inverting a logic circuit based on a result of the comparison, a reference voltage generation part is provided for changing the reference voltage in proportion with a change in the power supply voltage.例文帳に追加

基準電圧と予め設定されたＲＣ遅延値に応じて生成される徐々に遷移する第一及び第二の電圧とを比較し、その比較結果に基づいて論理回路を反転させることにより基準クロックを生成するタイプの半導体装置用クロック発信器において、前記基準電圧を電源電圧の変化に比例して変化させる基準電圧生成部を設ける。 - 特許庁

While using either a rising edge of a reference clock or a falling edge thereof, a rate discrimination section 101 discriminates a sampling frequency by counting an interval length from a change point of a digital audio interface signal to the next change point with the number of cycles of the reference clock.例文帳に追加

レート判別部１０１によって、基準クロックの立上りエッジ、または立下りエッジの何れか一方を用いて、デジタルオーディオインターフェース信号の変化点から次の変化点までの区間長を基準クロックのサイクル数で計数して、サンプリング周波数を判別する。 - 特許庁

A drive pulse generating section 20 of the sensor unit 18 captures the reference clock CR and the synchronizing signal SS and generates a drive pulse (including a 2nd storage period signal) to drive a CCD 16 on the basis of the reference clock CR and the synchronizing signal SS.例文帳に追加

センサユニット１８においては、駆動パルス発生部２０が基準クロックＣ_Rおよび同期信号Ｓ_Sを取り込み、基準クロックＣ_Rおよび同期信号Ｓ_Sに基づきＣＣＤ１６を駆動するための駆動パルス（第２の蓄積期間信号を含む）を発生する。 - 特許庁

By measuring the period of these synchronizing pulses by a reference clock from a reference clock generating source 21 inside each servo driver, using this measurement result and correcting the internal period of the servo driver, the internal period of the servo driver is synchronized with the synchronizing pulses.例文帳に追加

この同期パルスの周期を各サーボドライバ内部の基準クロック発生源２１からの基準クロックで測定し、この測定結果を利用してサーボドライバの内部周期を補正することにより、同期パルスに対するサーボドライバの内部周期の同期を実現する。 - 特許庁

This semiconductor device is also provided with an input circuit 101 for relaying a reference clock CKin and inputting it in the phase comparator 104, an input circuit 101 responds to the prescribed signal SA and stops inputting the reference clock CKin the phase comparator 104.例文帳に追加

この半導体装置は、基準クロックＣＫinを中継して位相比較器１０４に入力する入力回路１０１を備えており、入力回路１０１は、所定の信号ＳＡに応答して位相比較器１０４への基準クロックＣＫinの入力を停止する。 - 特許庁

AFC signals 70 for which the control signals 68 are analog converted in a DA converter 49 are inputted to a VCO 61 and reference clock signals 64 are generated in a reference clock generation part 63 from the output signals 62 of the VCO 61 and inputted to the path search part 57.例文帳に追加

この制御信号６８をＤＡ変換器４９でアナログ変換したＡＦＣ信号７０をＶＣＯ６１に入力し、該ＶＣＯ６１の出力信号６２から基準クロック生成部６３で基準クロック信号６４を生成し、パスサーチ部５７に入力する。 - 特許庁

A drive pulse generating section 19 of the sensor unit 17 captures a reference clock CR and a synchronizing signal SS and generates a drive pulse (including a 1st storage period signal) to drive a CCD 15 on the basis of the reference clock CR and the synchronizing signal SS.例文帳に追加

センサユニット１７においては、駆動パルス発生部１９が基準クロックＣ_Rおよび同期信号Ｓ_Sを取り込み、基準クロックＣ_Rおよび同期信号Ｓ_Sに基づきＣＣＤ１５を駆動するための駆動パルス（第１の蓄積期間信号を含む）を発生する。 - 特許庁

This device has a termination means which discriminates the state of reference clock signals 1 supplied from the outside according to a down signal 21 of a phase comparator 3, and terminates oscillation of a VCO 6 if there is no change in the reference clock 1 for a certain period of time.例文帳に追加

外部から供給される基準クロック信号１の状態を位相比較器３のＤＯＷＮ信号２１より判別し、一定の期間基準クロック１に変化が見られない時にはＶＣＯ６の発振を停止させる停止手段を備えている。 - 特許庁

A reference clock is generated from a wobble signal which is obtained from a light reflection signal by the wobble groove and the light emission timing of a laser is controlled to change the shift amount of each recording mark position concerning the leading edge of the reference clock in accordance with multi-level recording data.例文帳に追加

ウォブル溝による光反射信号から得られたウォブル信号から基準クロックを生成し、基準クロックの立上りエッジに対する各記録マーク位置のシフト量を多値記録データに対応させて変化させるようにレーザの発光タイミングを制御する。 - 特許庁

More specifically, the DFFs 11, 12, 13, 14 fetch and hold data from a data input terminal D in synchronism with the rising of the reference clock CLK, and then output it from a data output terminal Q in synchronism with the rising of the next reference clock CLK.例文帳に追加

つまり、ＤＦＦ１１，１２，１３，１４は、基準クロックＣＬＫの立ち上がりに同期して、データ入力端子Ｄからあるデータを取り込んで保持し、次の基準クロックＣＬＫの立ち上がりに同期してそのデータをデータ出力端子Ｑから出力する。 - 特許庁

A timing verification device 11 computes a pulse width in a clock input terminal of an FF (Flip-Flop), to which an input clock signal is transmitted, with the pulse width of the input clock signal and a fluctuation coefficient according to the delay value and operation frequency of the input clock signal, and compares the computed pulse width with a reference value.例文帳に追加

タイミング検証装置１１は、入力されるクロック信号のパルス幅と、そのクロック信号の遅延値と動作周波数に応じた変動係数とによってそのクロック信号が伝達されるＦＦのクロック入力端子におけるパルス幅を算出し、該パルス幅と規格値とを比較するようにした。 - 特許庁

This semiconductor integrated circuit is provided with: a clock generation circuit 10 having a self-traveling mode and a multiplication mode; an internal circuit 40 capable of operating in synchronization with a clock signal generated by the clock generation circuit; an oscillation circuit 30 generating a reference clock signal; and an operation mode control circuit 20 capable of controlling changeover between the normal mode and the waiting mode.例文帳に追加

自走モードと逓倍モードとを備えたクロック生成回路（１０）と、上記クロック生成回路によって生成されたクロック信号に同期動作可能な内部回路（４０）と、基準クロック信号を生成する発振回路（３０）と、通常モードと待機モードとの切り換えを制御可能な動作モード制御回路（２０）とを設ける。 - 特許庁

To provide a clock oscillator capable of generating a reference clock having a fixed clock cycle regardless of the shift in a power supply voltage, and of keeping constant the duration period of each of internal control signals of semiconductor devices regardless of the shift in the power supply voltage, as a clock oscillator for semiconductor devices.例文帳に追加

半導体装置用のクロック発信器として、電源電圧の変化と関係なく一定のクロック周期を有する基準クロックを生成し、半導体装置の各内部制御信号の持続時間を電源電圧の変動と関係なく一定に維持させることができるクロック発信器を提供する。 - 特許庁

Even in the case that a reset is achieved from a sleep state when an accuracy of a reference clock is bad, the synchronization is possible, and a term to keep the sleep state is prolonged regardless of the accuracy of the clock.例文帳に追加

基準クロックの精度が悪い場合にスリープ状態から復帰した場合でも、同期が可能であり、スリープ状態を継続できる期間をクロックの精度に関わらず長くすることができる。 - 特許庁

As a result, a phase of a clock for the F/F 31 that extracts the data signal outputted from the phase adjustment circuit 33 is made in matching with a phase of the reference clock (b) in the inside of the receiver side.例文帳に追加

この結果、位相調整回路３３が出力してデータ信号からデータを取り出すＦ／Ｆ３１のクロックの位相は受信側内部の基準クロックｂの位相と一致させることができる。 - 特許庁

The time setting system comprises a time setting side device 10 and a device 20 on the side being set with time which are connected through communication interfaces 11 and 21 and provided with a reference clock 12 and a subordinate clock 28, respectively.例文帳に追加

それぞれ通信インタフェース１１、２１を介して接続されると共に基準時計１２および従属時計２８を有する時刻設定側装置１０および被時刻設定側装置２０を備える。 - 特許庁

When the input of the reference clock signal is interrupted, the frequency divided clock signal outputted while being set to the prescribed frequency dividing ratio by the frequency divider 10 is inputted to the PLL circuit 30.例文帳に追加

また、基準クロック信号の入力が中断された場合には、分周器１０が所定の分周比に設定されて出力される分周クロック信号がＰＬＬ回路３０に入力される。 - 特許庁