「reference clock」に関連した英語例文の一覧と使い方(21ページ目) - Weblio英語例文検索

A music playing tempo is detected all the time based upon musical performance information inputted from an input means and on the basis of the detected playing tempo, a tempo clock as a reference clock for managing the progression of a musical piece is outputted.例文帳に追加

入力手段から入力される演奏情報に基づいて逐次演奏テンポを検出し、検出した演奏テンポに基づいて楽曲の進行を管理する基準クロックとなるテンポクロックを出力する。 - 特許庁

A frequency selecting circuit 22 selects the clock signal having a frequency close to the reference frequency fST from among the clock signals CLK10-CLK20 outputted from the frequency- dividing circuit 10 based on the pattern of the levels of the detection signals C10-C18.例文帳に追加

周波数選択回路22では、検知信号C10 〜C18 のレベルのパターンに基づいて、分周回路10から出力されるクロック信号CLK10 〜CLK20 の中から基準周波数fST に近い周波数を有するクロック信号を選択する。 - 特許庁

To provide a digital broadcast receiver that realizes a reference clock output section with a non-feedback type oscillator by avoiding the use of a voltage-controlled oscillator causing a factor of cost increase in order to take system clock synchronization with a transmitter side.例文帳に追加

デジタル放送受信機において、送出側とシステムクロック同期をとるために、コストアップの一因となる電圧制御発振器の使用を避け、無帰還型の発振器を有するリファレンスクロック出力部を実現すること。 - 特許庁

In accordance with a reference timing clock MCLK generated by the multi-output clock generating circuit 110, the timing signal generating circuit 105 generates a plurality of timing signals for controlling operation of the CCD sensor 104.例文帳に追加

タイミング信号回路１０５は、多出力クロック生成回路１１０により生成された基準タイミングクロックＭＣＬＫに従い、ＣＣＤセンサ１０４の動作を制御するための複数のタイミング信号を発生する。 - 特許庁

The plurality of successive data are respectively acquired from a stream in which reference information for reproducing a clock synchronized with a system clock during generation on an acquisition side is multiplexed.例文帳に追加

上記課題を解決するために、生成時のシステムクロックと同期の取れたクロックを取得側で再現するための参照情報が多重化されたストリームの中から、連続した複数のデータの各々を取得する。 - 特許庁

A pixel clock generating circuit 80 receiving the phase data outputs a pixel clock PCLK shifted from the reference lighting timing depending on the phase data and positional shift of the pixel is corrected by adjusting the lighting timing.例文帳に追加

位相データの入力を受ける画素クロック生成回路８０は、位相データに応じて基準点灯タイミングからシフトした画素クロックＰＣＬＫを出力し、点灯タイミングが調整され、画素の位置ずれを補正する。 - 特許庁

An electromagnetic brake control circuit 42 counts the time during which the position of the operation handle turned from a reference position is not changed on the basis of clock signals from a clock circuit 45 and the position signals from the position detection circuit 47.例文帳に追加

電磁ブレーキ制御回路４２は、クロック回路４５からのクロック信号、位置検知回路４７からの位置信号とを基に、基準位置から回動された操作ハンドルの位置が変わらない時間をカウントする。 - 特許庁

To prevent a condition of synchronization from becoming adverse when an input of a reference clock (fi) is recovered again even when there is a few difference in frequencies of (fi)and an output clock (fo) when the input of (fi) is interrupted.例文帳に追加

リファレンスクロック（ｆｉ）の入力が断になったときにこのｆｉと出力クロック（ｆｏ）との周波数にわずかな差があっても、再びｆｉの入力が復帰したときに、同期の具合が悪化しないようにする。 - 特許庁

A clock WCK for writing-in and a reproduction signal PB switch operating reference to generate a clock PBSK for reproduction, and such switch of operation is carried out when reproduction of data for trial writing is started.例文帳に追加

本発明は、書き込み用クロックＷＣＫと再生信号ＰＢとで動作基準を切り換えて再生用クロックＰＢＳＫを生成し、またこのような動作の切り換えを試し書き用データの再生開始時に実行する。 - 特許庁

Since the comparison of phases between a reference clock signal CLK0 and a clock multiplication signal CLK2 is not required and the phase of the signal CLK2 and a duty ratio can be optionally changed, a digital integrated circuit loaded with the clock multiplication circuits having high degree of freedom of design and high level of function can be provided.例文帳に追加

また、基準クロック信号CLK0とクロック逓倍信号CLK2の位相比較を行う必要がなく、クロック逓倍信号CLK2の位相、およびデューティー比を任意に変動することができるため、設計自由度が高く、高機能なクロック逓倍回路を搭載したディジタル集積回路を提供することが可能になる。 - 特許庁

A timing signal generation section 114 accepts delay setting changed in accordance with magnification in the main scanning direction and computes a clock count of the reference clock necessary for delay setting, when the magnification of an image in the main scanning direction is changed by the change of the synchronous clock.例文帳に追加

タイミング信号生成部１１４は、同期クロックの変更により画像の主走査方向の倍率を変更する場合に、主走査方向の倍率に応じて変更された遅延設定を受け入れて、遅延設定に対して必要な基準クロックのクロック数を算出する。 - 特許庁

An STC control unit 21 extracts the value of the system clock added in the buffer and a predetermined clock reference value from the packet sent from a TS packet input unit 4, compares these values and corrects the system clock reproduced in the STC reproducing unit 10 in accordance with a difference thereof.例文帳に追加

ＳＴＣ制御部２１は、ＴＳパケット入力部４から送られてくるパケットから、上記バッファにおいて付加されたシステムクロックの値と所定のクロック基準値とを取り出して比較し、その差に応じてＳＴＣ再生部１０で再生されるシステムクロックを補正する。 - 特許庁

A base band clock synchronization detection section 14 detects a master clock obtained via a base station in the case at communication with a base station, a phase comparator 9 obtains phase difference information with respect to a reference clock signal by a TCXO1 of itself and a memory 11 stores the information.例文帳に追加

基地局との通信時における当該基地局経由で得られるマスタクロックを、ベースバンドクロック同期検出部１４にて抽出し、自身が有するＴＣＸＯ１による基準クロックとの位相差情報を、位相比較器９で得てこれをメモリ１１に記憶しておく。 - 特許庁

A load element drive circuit device 10A has a counter 16A for outputting an enable signal enable only for a period equivalent to 1 clock cycle when count value of a clock pulse of a reference clock signal CLK reaches 48, and a selection circuit 22 inserted between a shift register 12 and a latch circuit 14.例文帳に追加

負荷素子駆動回路装置１０Ａは、基準クロック信号ＣＬＫのクロックパルスの計数値が４８になったときに、１クロック周期に相当する期間だけイネーブル信号enableを出力するカウンタ１６Ａと、シフトレジスタ１２とラッチ回路１４との間に挿入された選択回路２２と有する。 - 特許庁

The slave device 30 includes a clock signal generating part 32 generating a slave side clock signal CLKSOUT, a phase adjusting circuit, output circuits 331 to 33m outputting a transmission data signal in response to the slave side clock signal CLKSOUT and a timing reference signal output circuit 34.例文帳に追加

スレーブデバイス３０は、スレーブ側クロック信号ＣＬＫ_Ｓ^ＯＵＴを生成するクロック信号生成部３２と、位相調整回路と、スレーブ側クロック信号ＣＬＫ_Ｓ^ＯＵＴに応答して伝送データ信号を出力する出力回路３３_１〜３３_ｍと、タイミング基準信号出力回路３４とを含む。 - 特許庁

Then, the output signal of the re-sampling part 220 is subjected to phase comparison with a preliminarily held reference signal, and the clock frequencies of a sampling clock generator 120 are controlled, so that frequency errors and phase errors is eliminated, based on the result of the phase comparison by a clock phase error detecting part 230.例文帳に追加

そして、クロック位相誤差検出部２３０により、リサンプリング部２２０の出力信号と予め保持した基準信号とを位相比較し、この位相比較結果に基づき周波数誤差及び位相誤差がなくなるようにサンプリングクロック発生器１２０のクロック周波数を制御する。 - 特許庁

When the logical value is negative fed back through a frequency comparison loop F2, frequency of the clock signal can be brought close to the bit rate of the data signal D without requiring a reference clock signal and both wide capture range and extraction of a high quality clock signal can be realized.例文帳に追加

当該論理値を周波数比較ループＦ２により負帰還させることにより、参照クロック信号を必要とすることなくクロック信号の周波数をデータ信号Ｄのビット・レートに近づけることができ、広キャプチャ・レンジ化と高品質クロック信号の抽出とを実現することができる。 - 特許庁

A switch part switches a clock frequency to be a reference when outputting the frame including the payload area converted by the conversion part from a clock frequency corresponding to the first network to a clock frequency corresponding to a second network to be the object of outputting the frame.例文帳に追加

切替部は、変換部によって変換されたペイロード領域を含むフレームを出力する際の基準となるクロック周波数を、第１のネットワークに対応するクロック周波数からフレームを出力する対象となる第２のネットワークに対応するクロック周波数に切り替える。 - 特許庁

The recording signal and a signal, where a phase-locked clock signal is divided, are inputted to the device for performing the sample/hold from a device for generating the recording signal; and the PLL installed in the device performing the sample/hold generates a reference clock signal phase-locked to the clock signal and is multiplied.例文帳に追加

記録信号を生成するデバイスからサンプルホールドを行うデバイスへ記録信号およびに位相同期したクロック信号の分周した信号を入力し、サンプルホールドを行うデバイスに実装されたＰＬＬによりこのクロック信号に位相同期し逓倍した基準クロック信号を生成する。 - 特許庁

A clock generating circuit includes a clock-generating unit 20 for generating a plurality of clocks having predetermined phase differences, respectively, from the phase of a reference clock; and a self-test circuit BIST for measuring phase differences of a pair of clocks whose phases are adjacent, among the plurality of clocks, respectively, in an operation test.例文帳に追加

クロック生成回路は，基準クロックの位相に対して所定の位相差をそれぞれ有する複数のクロックを生成するクロック生成ユニット２０と，動作テストのときに，複数のクロックのうち位相が隣接する１対のクロックの位相差をそれぞれ測定するセルフテスト回路ＢＩＳＴとを有する。 - 特許庁

In the second internal clock generation circuit, a control signal for adjusting a phase/frequency difference between a synchronous object signal (DATA) and a second internal clock signal is generated with the given operation control signal as a reference to adjust the phase/frequency of the second internal clock signal.例文帳に追加

この第２の内部クロック発生回路においては、この与えられた動作制御信号を基準として、同期対象信号（ＤＡＴＡ）と第２の内部クロック信号との位相／周波数差を調整する制御信号を生成して第２の内部クロック信号の位相／周波数を調整する。 - 特許庁

Thus, a control changeover device 10 receives the reference clock CK11, the frequency division output CK12, and an inverted frequency division output CK13 and selects one from among the received clocks as a clock signal CK10 according to a phase control signal PHC and gives the selected clock signal CK10 to a phase comparator 11.例文帳に追加

このため、制御切替器１０は、基準クロックＣＫ１１と分周出力ＣＫ１２と反転分周出力ＣＫ１３とを入力し、位相制御信号ＰＨＣに従って、入力したもののうちの一つ選択クロック信号ＣＫ１０として選択し、位相比較器１１に引き渡す。 - 特許庁

To prevent a polygon motor from being broken in such a configuration that a clock signal generating circuit whose clock frequency is controlled by a second control circuit different from a first control circuit driving and controlling the polygon motor generates a reference clock signal for rotational driving of the polygon motor.例文帳に追加

ポリゴンモータを駆動制御する第１の制御回路とは異なる第２の制御回路によりクロック周波数が制御されるクロック信号発生回路によりポリゴンモータを回転駆動させる基準クロック信号を生成する場合であってもポリゴンモータが破損しないようにする。 - 特許庁

A 2nd timing clock CK-0, a 2nd write enable signal WE-0 and a 2nd address AD-0 are generated by respectively shifting the timing clock CK-E, the write enable signal WE-E and the address AD-E only by one period of a reference clock BCK and supplies these generated data to the 2nd memory circuit 30.例文帳に追加

タイミングクロックＣＫ−Ｅ、ライトイネーブル信号ＷＥ−Ｅ及びアドレスＡＤ−Ｅを基準クロックＢＣＫの１周期分シフトして第２のタイミングクロックＣＫ−Ｏ、第２のライトイネーブル信号ＷＥ−Ｏ及び第２のアドレスＡＤ−Ｏを生成し、第２のメモリ回路３０に供給する。 - 特許庁

In the digital phase-locked loop circuit, a second frequency divider 18 divides a predetermined master clock into 1/N stages according to first synchronizing control signals (c), (d) from a first phase comparator 10 and generates an output clock (g) having an M-fold frequency of a reference clock (a).例文帳に追加

このディジタル位相同期ループ回路において、第２の分周器１８は、第１の位相比較器１０からの第１の同期制御信号(c),(d)にしたがって所定のマスタ・クロックを１／Ｎに分周して基準クロック(a)のＭ倍の周波数を有する出力クロック(g)を生成する。 - 特許庁

A time difference detection circuit 8 compares a frequency- spread driving clock as an output of a first PLL circuit 3 with a multiplication clock having a multiplied frequency that is not a frequency-spread reference clock as an output of a second PLL circuit 3, and detects a time difference between both clocks.例文帳に追加

時間差検出回路８が、第１のＰＬＬ回路３の出力である周波数拡散された駆動クロックと第２のＰＬＬ回路３の出力である周波数拡散されていない基準クロックの逓倍の周波数の逓倍クロックとを比較し、両クロックの時間差を検出する。 - 特許庁

A high frequency clock VCLK is generated from a reference clock by a phase lock loop constituted of a phase comparator circuit 201, a low-pass filter 202, a voltage control oscillation circuit 203 and a programmable counter 204, and is frequency-divided by a 1/8 frequency divider circuit 206 so as to generate a pixel clock.例文帳に追加

位相比較回路２０１，ローパスフィルタ２０２，電圧制御発振回路２０３，プログラマブルカウンタ２０４によって構成する位相ロックループによって基準クロックから高周波クロックＶＣＬＫを生成し、これを１／８分周回路２０６によって分周して画素クロックを生成する。 - 特許庁

This driving device is equipped with a reference pulse signal group constituted by frequency-dividing plural clock signal groups having different frequency in a different frequency division ratio and a selection means for selecting one reference pulse signal from the reference pulse signal group with the switching of the processing speed of the image forming device.例文帳に追加

周波数の異なる複数のクロック信号群を異なる分周比で分周してなる基準パルス信号群と、画像形成装置のプロセス速度の切り替えとともに、基準パルス信号群から一つの基準パルス信号を選択する選択手段とを備えた。 - 特許庁

Three reference positions corresponding to the three feature positions in a reference symbol term preceding to the current symbol term S_P[i] are detected and a clock error is calculated from a position difference between the three reference positions and the three feature positions in the current symbol term S_P[i].例文帳に追加

現シンボル期間Ｓ_P［ｉ］よりも前の基準シンボル期間において３つの特徴位置に対応する３つの基準位置を検出しておき、３つの基準位置と、現シンボル期間Ｓ_P［ｉ］における３つの特徴位置との位置差からクロック誤差を検出する。 - 特許庁

This clock reproducing device has a phase locked loop for receiving a transmitted data signal and generating an output clock signal, and a frequency detection circuit 10 for receiving output clock and reference clock and generating a frequency error signal, and adds the frequency error signal to the phase error signal of the phase locked loop when the frequency error signal is large.例文帳に追加

伝送されたデータ信号を受信し、出力クロック信号を生成する位相ロックループと、前記出力クロックおよび基準クロックをを受信し周波数誤差信号を生成する周波数検出回路１１０を有し、周波数誤差信号が大きい場合は前記位相ロックループの位相誤差信号に周波数誤差信号を加算する。 - 特許庁

A phase comparator 14 compares a reference clock generated based upon the first clock and first ratio information received from the transmission side with a feedback clock generated based upon an output clock of the prescaler 22 and second ratio information received from the transmission side, and supplies a control signal for canceling their error to the voltage-controlled oscillator 20.例文帳に追加

位相比較器１４は、送信側から受信した第１クロックおよび第１比率情報をもとに生成した基準クロックと、プリスケーラ２２の出力クロックおよび送信側から受信した第２比率情報をもとに生成した帰還クロックとを比較して、それらの誤差を打ち消すための制御信号を電圧制御発振器２０に供給する。 - 特許庁

The circuit 21 is constituted of a PLL circuit 21a which activates and outputs a clock signal LK when the phase of a reference clock signal RCK coincides with the phase of an internal clock signal PCK oscillated in the circuit and then outputs the signal PCK and a frequency division circuit 21b which divides the signal PCK and outputs the clock signal CK.例文帳に追加

回路２１は、リファレンスクロック信号ＲＣＫの位相と内部で発振した内部クロック信号ＰＣＫの位相とが一致するとロック信号ＬＫを活性化して出力し、信号ＰＣＫを出力するＰＬＬ回路２１ａ及び信号ＰＣＫを分周してクロック信号ＣＫを出力する分周回路２１ｂから構成されている。 - 特許庁

To provide a ring oscillator capable of generating CML level clock signals, which is oscillated by a plurality of buffers having a cross-coupled structure, and to provide a multi-phase clock correction circuit capable of generating a multi-phase clock signal with a desired frequency and predetermined phase differences by correcting reference phase clock signals.例文帳に追加

クロスカップル構造を有する複数のバッファを備えて発振し、ＣＭＬレベルのクロック信号を生成することのできるリング発振器を提供し、また、基準位相クロック信号を補正して希望の周波数、及び互いに予め定められた位相差を有するマルチ位相クロック信号を生成することのできるマルチ位相クロック補正回路を提供する。 - 特許庁

A feedback clock generating circuit 104 generates the multiple number of clocks which are out of phase at equal intervals of 1/the multiple number of clocks and has the same cycles as a reference clock CLK10 and feeds some clock back as a feedback clock CLK15 to a phase comparator 103 to reduce the delay adjustment width of a delay adjusting circuit 102, shortening the lock time.例文帳に追加

帰還クロック生成回路１０４で、１／逓倍数ずつ等間隔に位相がずれた、基準クロックＣＬＫ１０と同じ周期のクロックを逓倍数だけ生成し、何れかのクロックを帰還クロックＣＬＫ１５として位相比較器１０３にフィードバックすることで、遅延調整回路１０２の遅延調整幅を縮小し、ロック時間を短縮する。 - 特許庁

Each apparatus constituting a monitoring control system is provided, by a clock function comprising an arithmetic means for calculating an internal time TD by synthesizing a time signal synchronized with a reference time signal obtained from a reference clock 4 and an auxiliary time TA obtained by counting clock signals of a period of 1 mS, with the internal time by a unit of 1 mS in synchronism with the reference time signal TR.例文帳に追加

監視制御システムを構成する各装置に、基準時計４から得た基準時刻信号ＴＲと同期した時刻信号ＴＵと、１ｍＳ周期のクロック信号ＣＫをカウントして得た補助時刻ＴＡとを合成して内部時刻ＴＤを演算する演算手段から構成される時計機能により、前記基準時刻信号ＴＲに同期した１ｍＳ単位の内部時刻ＴＤを備えた監視制御システムを提供する。 - 特許庁

The optical disk device of the CAV system for recording information by irradiating the surface of an optical disk 3 with a laser beam comprises a PLL circuit 11 for oscillating prescribed clock signals by the multiplication number of a reference clock and the write strategy circuit 9 for adjusting the laser beam outputted corresponding to the oscillated prescribed clock signals from the PLL circuit 11, and the PLL circuit 11 uses a crystal oscillator as the reference clock.例文帳に追加

光ディスク３の表面にレーザー光を照射して情報を記録するＣＡＶ方式の光ディスク装置１において、基準クロックの逓倍数で所定のクロック信号を発振するＰＬＬ回路１１と、ＰＬＬ回路１１から発振された所定のクロック信号に応じて出力されるレーザー光を調整するライトストラテジ回路９とを備え、ＰＬＬ回路１１は水晶発振器を基準クロックに使用してある。 - 特許庁

It comprises an input clock frequency decision circuit which decides that the input clock signal changes from the first frequency band to the second frequency band or changes vice versa when the input clock signal CKIN is faster than a second reference frequency or slower than a first reference frequency, respectively, and outputs an input clock frequency decision signal.例文帳に追加

入力クロック信号ＣＫＩＮが第２の基準周波数より速くなった場合に、入力クロック信号が第１の周波数帯域から第２周波数帯域に変化したと判断し、入力クロック信号が第１の基準周波数より遅くなった場合に、入力クロック信号が第２の周波数帯域から第１周波数帯域に変化したと判断して、入力クロック周波数判定号を出力する入力クロック周波数判定回路を含む。 - 特許庁

Also, the DLL circuit is provided with a phase comparing circuit which inputs the reference clock signal from the first node, inputs the first internal clock signal from the second node, and outputs phase difference between the inputted reference clock signal and the inputted first internal clock signal, and a delay control circuit for outputting the delay control signal to the delay circuit based on the phase difference from the phase comparing circuit.例文帳に追加

また、ＤＬＬ回路は、前記第１のノードから前記基準クロック信号を入力し、前記第２のノードから前記第１の内部クロック信号を入力し、前記入力される基準クロック信号と前記入力される第１の内部クロック信号との位相差を出力する位相比較回路と、前記位相比較回路からの前記位相差に基づいて前記遅延制御信号を前記遅延回路に出力するための遅延制御回路とを具備する。 - 特許庁

In the communication system 10; a master clock is generated in a master communication apparatus 20 based on a reference clock supplied from a clock supply apparatus 14, a synchronous information frame 40 including information relating to the generated master clock is transmitted via the asynchronous communication network 13 to a plurality of master communication apparatuses 20, and each master communication apparatus 20 reproduces the master clock based on the received synchronous information frame 40.例文帳に追加

本発明の通信システム１０は、マスタ通信装置２０において、クロック供給装置１４から供給された基準クロックに基づいてマスタクロックを生成し、生成したマスタクロックに関する情報を含む同期情報フレーム４０を、非同期通信網１３を介して複数のマスタ通信装置２０へ送信し、それぞれのマスタ通信装置２０は、受信した同期情報フレーム４０に基づいてマスタクロックを再生する。 - 特許庁

The microcomputer includes a means which inputs a clock generated by the CR oscillation circuit to a frequency dividing circuit that can select a frequency division ratio, sets a frequency division ratio, generates a reference period signal by a clock generated by a crystal oscillation circuit, and corrects a start time setting register value on the basis of a ratio of one period of a clock signal output from the frequency division circuit and the reference period signal.例文帳に追加

ＣＲ発振回路が生成するクロックを、分周比が選択可能な分周回路に入力し、分周比を設定するとともに、水晶発振回路が生成するクロックにより基準期間信号を生成し、分周回路からのクロック信号出力の１周期と、基準期間信号との比から、起動時間設定レジスタ値の補正を行う手段を備える。 - 特許庁

The integrated circuit device 10 comprises a sampling clock CLK 90 delaying from a reference clock DQS by a predetermined phase, a DLL circuit for generating a CLK 270, an input circuit S/P for taking in data inputted synchronously with the reference clock DQS, and a function macro 30 consisting of a plurality of function blocks for performing access control to an external memory 20 and applying predetermined processing to the data.例文帳に追加

集積回路装置１０は，基準クロックＤＱＳから所定の位相遅れたサンプリングクロックＣＬＫ９０，ＣＬＫ２７０を生成するＤＬＬ回路，基準クロックＤＱＳに同期して入力されるデータを取り込む入力回路Ｓ／Ｐ，外部メモリ２０へのアクセス制御を行い当該データに対して所定の処理を行う複数の機能ブロックからなる機能マクロ３０を有する。 - 特許庁

At this time, set values of repetition units of a frequency-divided waveform for a reference clock are switched corresponding to horizontal positions and frequency division outputs of different timing are put together by using the inverted clock of the reference clock to perform more detailed expansion and compression while the temporary storage device such as a memory and circuit constitution for arithmetic processing are reduced.例文帳に追加

このときに基準クロックに対する分周波形の繰り返し単位の設定値を水平位置に対応して切替えるとともに、基準クロックの反転クロックを用いて異なるタイミングの分周出力を合成することで、より決めの細かい伸縮を行うことをメモリ等の一時記憶装置や演算処理する回路構成を削減した構成で実現できる。 - 特許庁

A duty encoder 15 generates a frame according to an externally received operating clock 100, uses a head of the frame as an operation reference and transmits a control signal 200 resulting in coding the operation reference by each frame period and generating it.例文帳に追加

デューティエンコーダ１５は、外部入力の動作クロック１００よりフレームを生成し、フレームの先頭を動作基準として、動作条件をフレームの周期毎にコーディングし生成した制御信号２００を送出する。 - 特許庁

The state detection part 2 and a synchronous signal detection part 3 detects the number of states of delay cells which delay the reference clock signal Ref by one cycle according to the delayed signal synchronized with a reference pulse signal.例文帳に追加

状態検出部２及び同期信号検出部３は、基準パルス信号に同期する遅延信号に基づいて基準クロック信号Ｒｅｆの１周期分の遅延を行うディレイセルの段数を検出する。 - 特許庁

To provide an image reading device for performing image evaluation and the phase adjustment of an AD conversion clock on the basis of data obtained by reading a plurality of density patches in any area other than the white reference region of a white reference board.例文帳に追加

本発明は、白基準板の白基準領域外の複数の濃度パッチを読み込んだデータに基づいて画像評価及びＡＤ変換のクロックの位相調整を行う画像読取装置に関する。 - 特許庁