「reference clock」に関連した英語例文の一覧と使い方(24ページ目) - Weblio英語例文検索

The clock regeneration circuit is constituted of: at least one differential circuit which amplifies two input data to output differential data; and a clock component generation circuit which is cascaded with the differential circuit and extracts clock signal components based on difference of intersection voltage between reference voltage and differential output data.例文帳に追加

２入力データを増幅し、差動データを出力する少なくとも１つの差動回路と、この差動回路と縦続接続され、基準電圧と差動出力データとの交点電圧の差に基づきクロック信号成分を抽出するクロック成分発生回路、とで構成されたことを特徴とするクロック再生回路。 - 特許庁

A clock circuit includes an oscillator for generating a reference frequency signal and a spread spectrum clock generator cooperating with the oscillator for generating a spread spectrum clock output signal having a fundamental frequency and reduced amplitude EMI spectral components at harmonics of the fundamental frequency.例文帳に追加

クロック回路は、基準周波数信号を生成するための発振器と、基本周波数と減少された振幅のEMIスペクトル成分を基本周波数の高調波に於いて有する拡大スペクトル・クロック出力信号を生成するために発振器と共に作動する拡大スペクトル・クロック生成器を搭載している。 - 特許庁

In the case of transmitting clock frequency from an oscillation circuit 1 to plural function block circuits 3 in the clock frequency transmission system built in an electronic circuit, a clock frequency signal having only a reference frequency and not including a higher harmonic component or including little higher harmonic component is transmitted from the oscillation circuit 1.例文帳に追加

電子回路内のクロック周波数伝送システムであって、発振回路１から複数の機能ブロック回路３へクロック周波数を伝送する場合に、前記発振回路１からは基本周波数のみで高調波成分を含まない又は少ないクロック周波数信号を伝送するように構成する。 - 特許庁

In the work clock setting apparatus provided with a reference input/output system 10 and a work clock generator IC 22, the work clock generator IC 22 is provided with a control logic unit 220, a phase lock circuit frequency development unit 222, a quartz oscillator unit 224, a frequency control unit 226, a memory unit 228, and a detection control unit 230.例文帳に追加

基本入出力システム１０と、ワーク・クロック・ジェネレータＩＣ２２とを備え、その中では、ワーク・クロック・ジェネレータＩＣ２２には、さらに、コントロール・ロジック・ユニット２２０と、フェーズ・ロック回路周波数展開ユニット２２２と、石英オシレータ・ユニット２２４と、周波数コントロール・ユニット２２６と、メモリ・ユニット２２８と、検出コントロール・ユニット２３０とを備えている。 - 特許庁

To control a jitter influence included in a clock generated by a PLL circuit to the minimum in a digital system which regards the clock generated by the PLL circuit as a reference clock, applies a digital process by converting an analog signal of an input signal into a digital signal, and outputs the processed result by converting it into the analog one.例文帳に追加

ＰＬＬ回路が発生するクロックを基準クロックとし、入力信号であるアナログ信号をデジタル変換してデジタル処理を施し、処理結果をアナログ変換して出力するデジタルシステムにおいて、ＰＬＬ回路が発生するクロックに含まれるジッタの影響を最小限に抑制すること。 - 特許庁

A clock signal generating means 50 generating a reference clock signal performing a digital processing is provided with respect to the deflection and picture distortion correcting means 16 which generates a correction signal correcting a defection and a picture distortion and a clock signal asynchronous to a synchronizing signal is supplied to the correcting means.例文帳に追加

偏向や画歪みを補正する補正信号をデジタル処理によって生成するようにした偏向・画歪み補正手段１６に対し、デジタル処理を行う基準クロック信号を生成するクロック信号生成手段５０が設けられ、同期信号に非同期なクロック信号が偏向・画歪み補正手段に供給される。 - 特許庁

The reference clock N22 of the 1st internal clock generating circuit is supplied to a variable delay circuit 31 in the 2nd internal clock generating circuit 16.例文帳に追加

そして、第１の外部クロック信号を所定時間遅延させてそれに同期する第１の内部クロック信号をする第１の内部クロック発生回路と、第１及び第２の外部クロック信号の位相差を検出し、当該位相差を第１の内部クロック信号の位相に加えて第2の内部クロック信号を発生する第２の内部クロック発生回路とを有する。 - 特許庁

In this real-time clock 1, a correction data supply circuit 8 detects the frequency deviation of a source oscillation clock signal fo on the basis of a reference clock signal fr intermittently outputted from a temperature compensated oscillator in a cellphone device, and sets temperature correction data on the basis of frequency deviation.例文帳に追加

リアルタイムクロック１において、補正データ供給回路８は、携帯電話装置内の温度補償型発振器から間欠的に出力されるリファレンスクロック信号ｆｒを基準にして源振クロック信号ｆｏの周波数偏差を検出し、この周波数偏差に基づいて温度補正データを設定する。 - 特許庁

To provide a serial communication apparatus including an interface circuit having a transmitter-receiver circuit that communicates with an internal circuit using a predetermined synchronous clock and a PLL circuit that generates the synchronous clock based on a reference clock to be input, thus preventing erroneous operations of the interface circuit and the internal circuit.例文帳に追加

内部回路との間で所定の同期クロックを用いて通信を行う送受信回路と、入力される基準クロックに基づいて上記同期クロックを発生するＰＬＬ回路とを備えたインターフェース回路を備えたシリアル通信装置において、インターフェース回路及び内部回路の誤動作を防止する - 特許庁

To appropriately suppress enlargement of the circuit size of a PLL (phase locked loop) circuit for generation of a clock synchronized with either a first reference signal in which a land pre-pit signal is superimposed on a wobble signal or a second reference signal consisting of the wobble signal.例文帳に追加

ウォブル信号にランドプリピット信号が重畳された第１の基準信号と、ウォブル信号からなる第２の基準信号とのいずれかに同期したクロックを生成するＰＬＬ回路の回路規模の増大を好適に抑制する。 - 特許庁

On the occasion of testing the two variable delay circuits 3 and 17, the delay time for testing is set on the circuits 3 and 17 and the reference clock signal delayed through the reference variable delay circuit 3 is input to the strobe variable delay circuit 17.例文帳に追加

両可変遅延回路３，１７のテストの際、当該回路３，１７にはテスト用遅延時間が設定され、基準可変遅延回路３を経て遅延された基準クロック信号はストローブ可変遅延回路１７に入力される。 - 特許庁

The reference voltages VREF1 and VREF 2 can fluctuate the cycle of a clock signal CLK 2 output from the flip-flop 24, wherein a voltage level fluctuates largely because the reference voltage VREF1 and VREF2 include noise due to the thermal noise.例文帳に追加

参照電圧ＶＲＥＦ１，ＶＲＥＦ２は、熱雑音によってノイズを含んでいるので電圧レベルが大きく揺れており、フリップフロップ２４から出力されるクロック信号ＣＬＫ２の周期を変動させることができる。 - 特許庁

When a plurality of process engines 911-914 execute instructions in parallel, a clock signal of a frequency lower than a predetermined reference frequency and a source voltage lower than a predetermined reference voltage are supplied.例文帳に追加

そこで、複数の処理エンジン９１１〜９１４が並列して命令を実行する際に、所定の基準の周波数よりも低い周波数のクロック信号、および所定の基準電圧よりも低い電源電圧が供給される。 - 特許庁

To properly suppress the increase of the circuit size of a PLL circuit for generating a clock synchronized with one of the first reference signal where a land pre-pit signal is overlapped to a wobble signal and the second reference signal consisting of a wobble signal.例文帳に追加

ウォブル信号にランドプリピット信号が重畳された第１の基準信号と、ウォブル信号からなる第２の基準信号とのいずれかに同期したクロックを生成するＰＬＬ回路の回路規模の増大を好適に抑制する。 - 特許庁

The read clock generator circuit has no need of generating reference signals in own circuit but can feed the fed reference signal added with a timing error, when reading signals, to the controlled oscillator.例文帳に追加

リードクロックを生成する信号生成回路においては、基準信号を自己回路内で生成する必要がなく、供給された基準信号に信号を読み出すときのタイミング誤差を付加して制御発振器に供給することができる。 - 特許庁

A counter 172 updates a count value C in response to the rising edge of reference clock signals S1 inputted from a clock signal generation circuit 171, and a latch signal output circuit 173 synchronizes start winning signals SS inputted from a start winning port switch 70 with the falling edge of the reference clock signals S1 and outputs latch signals SL to a random number value storage circuit 174.例文帳に追加

カウンタ１７２は、クロック信号生成回路１７１から入力される基準クロック信号Ｓ１の立ち上がりエッヂに応答して、カウント値Ｃを更新し、ラッチ信号出力回路１７３は、始動入賞口スイッチ７０から入力される始動入賞信号ＳＳを、基準クロック信号Ｓ１の立ち下がりエッヂに同期させて、ラッチ信号ＳＬを乱数値記憶回路１７４に出力する。 - 特許庁

A reference clock clk of a prescribed frequency is supplied to the SDRAM as the operating clock during a period from the time t1 to the time t3 and a period from the time t4 to the time t9 wherein the writing of the data and the output of the control signals to the SDRAM are performed.例文帳に追加

一方、ＳＤＲＡＭへの制御信号出力時及びデータの書き込みが行われる時刻ｔ１〜ｔ３及び時刻ｔ４〜ｔ９までの期間は、一定周波数の基準クロックｃｌｋを動作用クロックとしてＳＤＲＡＭへ供給する。 - 特許庁

A control means 15 uses DDS(direct digital synthesizer) 5b-5n to shift a phase of an output clock of other reception system so as to make a phase difference of the DDS 5b-5n of the other system from the reference clock accurate based on the detected phase difference.例文帳に追加

制御手段１５は、検出された位相差に基づき、他の系統のＤＤＳ５ｂ〜５ｎに対して、基準クロックとの位相差が正確量となるよう、他の受信系統の出力クロックの位相をＤＤＳ５ｂ〜５ｎを用いてシフトする。 - 特許庁

The voltage V110 outputted by the booster circuit 110 and the liquid crystal panel driving reference voltage V100 are compared in a voltage comparing circuit 170 and based on the compared result, frequency of a booster clock S160 is changed in a clock control circuit 160.例文帳に追加

昇圧回路１１０が出力する電圧Ｖ１１０と液晶パネル駆動基準電圧Ｖ１００とを電圧比較回路１７０で比較し、比較結果に基づいて、クロック制御回路１６０で昇圧クロックＳ１６０の周波数を変化させる。 - 特許庁

Because the DLL adjusts the phase shifter until the output of the phase detector is high 50% of the time, on average, the relationship of the DLL output clock to the input reference clock depends only on the type of phase detector used.例文帳に追加

ＤＬＬが、位相検出器の出力が平均で５０％の時間だけハイになるまでフェーズ・シフタを調整するので、ＤＬＬ出力クロックの入力基準クロックとの関係は、使用される位相検出器のタイプにしか依存しない。 - 特許庁

The VCO 12 is formed by connecting plural inverters 13 in a ring shape, and the control voltage V corresponding to the phase difference between a reference clock signal and an oscillation clock signal is supplied to each inverter 13 so as to control the oscillation frequency of the VCO 12.例文帳に追加

ＶＣＯ１２は複数のインバータ１３をリング状に接続してなり、このＶＣＯ１２の発振周波数を制御するように、基準クロック信号と発振クロック信号との位相差に応じた制御電圧Ｖが各インバータ１３に供給される。 - 特許庁

Since a level judgment circuit 216 judges whether the signal frequency of the clock signal is higher than a prescribed reference frequency or not, it can be precisely judged whether the frequency of the clock signal is low or high.例文帳に追加

このコンパレータ回路の出力信号からクロック信号の信号周波数が所定の基準周波数より高周波か低周波かを高低判定回路２１６が判定するので、クロック信号が低周波か高周波かを高精度に判定できる。 - 特許庁

The internal analog PLL circuit 3 receives the reference clock delay signal 12 and the feedback delay signal 14 and controls the phase of an output clock signal 16 so as to make the phase difference between them to be a stationary phase difference.例文帳に追加

内部アナログＰＬＬ回路３は、基準クロック遅延信号１２とフィードバック遅延信号１４を入力して、その位相差が内部アナログＰＬＬ回路３のもつ定常位相誤差となるように出力クロック信号１６の位相を制御する。 - 特許庁

A phase control circuit 101 uses a reference clock from a host device and a frequency division output resulting from frequency-dividing a generated system block to control the frequency of a voltage controlled oscillator outputting the system clock, in order to conduct frame synchronization with the host device.例文帳に追加

位相制御回路１０１は、上位装置とフレーム同期を行うめに、上位装置からの基準クロックと、生成するシステムクロックを分周した分周出力とを用いて、システムクロックを出力する電圧制御発振器の周波数を制御する。 - 特許庁

A PLL circuit receives a wobble synchronizing clock to reproduce data on a disk by utilizing a wobble signal (protection wobble signal) and the disk driver executes spindle control on the basis of a correlation (phase error) between the wobble synchronous clock and a reference frequency.例文帳に追加

ＰＬＬ回路においてウォブル信号（保護ウォブル信号）を利用して再生するウォブル同期クロックを入力し、このウォブル同期クロックと基準周波数との相関関係（位相誤差）に基づいてスピンドル制御が実行されるように構成する。 - 特許庁

When it is determined that the load is in a high load state, the reference clock signal RCK is outputted from a switching control circuit 16G, and when it is determined the load is in a low load state, a control clock signal PCK is outputted.例文帳に追加

スイッチング制御回路１６Ｇからは、負荷が高負荷状態であると判断される場合には基準クロック信号ＲＣＫが出力され、低負荷状態であると判断される場合には制御クロック信号ＰＣＫが出力される。 - 特許庁

To provide a method and an apparatus for editing data in which discontinuity of clock information can be managed each time various edition of packeted data sequence including the clock information such as time reference information and time stamp information are edited.例文帳に追加

時間基準情報やタイムスタンプ情報といったクロック情報を含み、パケット化されたデータ列の多種多様な編集が行われてもその都度、クロック情報の不連続性を管理できるようにしたデータ編集方法及び装置を提供する。 - 特許庁

The counter 3 in which no clock is installed obtains the current time in such a manner that the time is periodically obtained from a clock installed in the water meter 2, and reference pulse signals obtained from an installed oscillator are counted.例文帳に追加

カウンタ３には時計が内蔵されていないが、水道メータ２に内蔵されている時計により得られる時刻を定期的に取得し、内蔵の発振器から得られる基準パルス信号をカウントすることで、現在時刻を得るようにしている。 - 特許庁

When a high-speed operation is not requested, the low power consumption of an entire system is achieved by lowering the frequency of a clock signal supplied to a memory module while fixing a reference clock signal supplied to a DLL circuit.例文帳に追加

高速動作が要求されない場合においては、ＤＬＬ回路に供給するリファレンスクロック信号を固定したまま、メモリモジュールに供給するクロック信号の周波数を低くすることによって、システム全体の低消費電力化を達成する。 - 特許庁

To provide a clock using circuit wherein the reference input voltage and current which is consumed with a function part are sensed, internal supply voltage is maintained to be constant, and maximum of power consumption of a circuit can be determined at an external part, and to provide a clock signal generating method.例文帳に追加

基準入力電圧及び機能部が消費する電流を感知して、内部電源電圧を一定に維持し、外部で回路の消費電力の最大値を決定することができるクロック使用回路、及びクロック発生方法が開示される。 - 特許庁

On the basis of a difference between the estimated distance and a preset inter-apparatus distance to the opposite communication apparatus, a correction unit 50 corrects the time information generated by a timer unit 30 or the clock signal generated by the reference clock generating unit 20.例文帳に追加

補正部５０は、推定距離と、予め設定された対向する通信装置との装置間距離と、の差分に基づいて、時計部３０の生成する時刻情報または基準クロック生成部２０の生成するクロック信号の補正処理を行う。 - 特許庁

Even if the phase difference between a reference clock signal REFCLK and a clock signal CLK is large, since an UP signal and a DOWN signal in response to the phase difference of both the signals can be outputted, the maximum operating frequency can be set higher than that of the conventional phase comparator circuits.例文帳に追加

基準クロック信号REFCLKとクロック信号ＣＬＫとの位相差が大きくても両信号の位相差に応じたＵＰ信号およびDOWN信号を出力できるようにしたため、従来よりも最大動作周波数を高くすることができる。 - 特許庁

Namely, not by delaying data itself, but by controlling the position of the clock which becomes an operation reference of the data, an edge position of the data is controlled to a desired position as a result.例文帳に追加

即ち、データ自身を遅延させるのではなく、データの動作基準となるクロックの位置を制御することによって、結果的にデータのエッジ位置を所望の位置に制御する。 - 特許庁

To obtain high voltage power supply controlling method and device therefor capable of obtaining a highly accurate reference clock necessary to a high voltage power supply without bringing about an increase in costs.例文帳に追加

高圧電源に必要な高精度な基準クロックをコストの上昇を伴うことなく得ることができる高圧電源制御方法及び装置を提供する。 - 特許庁

With a clock signal applied to the D flip-flop M3 as a reference, time is delayed by 't', '2t', and '3t', respectively, and the D flip-flops of a memory element operate with time delay.例文帳に追加

ＤフリップフロップＭ３に印加されるクロック信号を基準に，“ｔ”，“２ｔ”，“３ｔ”時間ずつ遅延し，メモリ素子の各Ｄフリップフロップは互いに時差をおいて動作する。 - 特許庁

To stably analyze the specifications of an input image signal in an image processor for processing the input image signal by operating with a frequency-spread clock as a reference.例文帳に追加

周波数拡散されたクロックを基準に動作し、入力画像信号を処理する画像処理装置において、安定に入力画像信号の仕様を解析する。 - 特許庁

A control section 5 in this phase adjustment device sets a frequency division ratio, at which a clock signal generating section 1 applies frequency division to a horizontal synchronizing signal to a value different from a predetermined reference value.例文帳に追加

制御部５は、クロック信号生成部１が水平同期信号を分周する際の分周比を予め定められた基準値とは異なる値に設定する。 - 特許庁

To provide a reference clock generation circuit, a power supply circuit, a driving circuit, and an electrooptical device, capable of reducing power consumption in a starting period through a simple structure.例文帳に追加

簡素な構成で、起動期間における消費電力を低減できる基準クロック生成回路、電源回路、駆動回路及び電気光学装置を提供する。 - 特許庁

To prevent a specifying time from becoming longer even when a temperature of delay elements, etc., is changed when the number of elements with a phase difference of 360 degrees is specified in order to generate a reference clock.例文帳に追加

参照クロックの生成のために、３６０度の位相差の素子数が特定される際に、遅延素子の温度等が変化しても、特定時間が長くならないこと。 - 特許庁

A first capacitor C1 is charged in the former half period in each period of a reference clock MCLK, and the first capacitor C1 is discharged in the latter half period.例文帳に追加

基準クロックＭＣＬＫの各周期において前半の半周期で第１コンデンサＣ１が充電され、後半の半周期で第１コンデンサＣ１が放電される。 - 特許庁

A communicating synchronization signal is broadcast from a controller 1 to each of camera units 2, by a communication system which does not require reference clock itself on the receiving side like v-by-one.例文帳に追加

ｖ−ｂｙ−ｏｎｅのように、受信側に基準クロック自体が不要な通信方式によって、コントローラ１から各カメラユニット２に、通信用同期信号をブロードキャストする。 - 特許庁

To provide a PLL circuit and a DLL circuit for stabilizing a control voltage VCNT, in a short time after a phase pull-in operation in the respective cycles of a reference clock.例文帳に追加

基準クロックの各周期において位相引き込み動作後、短時間で制御電圧ＶCNT を安定化させるＰＬＬ回路およびＤＬＬ回路を提供する。 - 特許庁

The pulse pattern generating circuit 6 and the high speed differential I/O8 are driven by a reference clock 7 whereby a pulse width will not be affected by the pulse pattern 11.例文帳に追加

パルスパターン生成回路６及び高速差動Ｉ／Ｏ８は基準クロック７で駆動されているため、パルスパターン１１によってパルス幅が影響を受けることはない。 - 特許庁

To provide a video signal generator for reducing a phase error of a color subcarrier signal when the period of a clock of a digital reference signal generating circuit is changed.例文帳に追加

デジタル方式の基準信号発生回路のクロックの周期変更を実行した場合、カラーサブキャリア信号の位相誤差を低減できるビデオ信号発生装置を提供する。 - 特許庁

The reference clock generating circuit is provided with an M/N counter 201, a PLL circuit 202, a selector 203, a mode control circuit 204 and a change-over control circuit 205.例文帳に追加

この基準クロック生成回路は、Ｍ／Ｎカウンタ２０１と、ＰＬＬ回路２０２と、セレクタ２０３と、モード制御回路２０４と、切替制御回路２０５とを備えている。 - 特許庁