「reference clock」に関連した英語例文の一覧と使い方(26ページ目) - Weblio英語例文検索

A flicker correcting circuit 302 specifies an image display position based on a dot clock DCLK and a horizontal clock HCLK and generates correction signals Vhr, Vhg, Vhb from a preliminarily stored reference correction data Dref based on the display position and respective gradation values of image data DR', DG', DB'.例文帳に追加

フリッカー補正回路３０２は、画像表示位置をドットクロックDCLKと水平クロックHCLKに基づいて特定し、表示位置と画像データＤＲ',ＤＧ',ＤＢ'の各階調値に基づいて、予め記憶している基準補正データＤrefから補正信号Vhr,Vhg,Vhbを生成する。 - 特許庁

To provide a clock generator, which is capable of making the phase of inputted clocks conform to that of reference signals and preventing its clock phase adjustment function from decreasing in resolution without increase in circuit scale, even if conditions such as a power supply voltage, temperatures or the like vary.例文帳に追加

入力されたクロックの位相を、基準となる信号の位相に合わせることが可能なクロック発生装置を、回路規模の増大を要さずに、電源電圧、温度等の条件が変動してもクロック位相調整の分解能の低下を防ぐことを可能にする。 - 特許庁

A synchronization circuit block 1200 holds a received data signal in synchronization with a strobe signal, and then holds and outputs the received data signal in synchronization with a clock signal having the same frequency as that of the reference clock signal and having a phase determined according to the determination result.例文帳に追加

同期回路ブロック１２００によって、入力された受信データ信号を前記ストローブ信号によって保持し、さらに前記基準クロック信号と同じ周波数で、前記判断結果に応じた位相のクロック信号で受信データ信号が保持されて出力される。 - 特許庁

To provide a frequency deviation monitoring device that monitors a fault in frequency deviation to be supervised in the shortest time at all times when supervising an input clock signal as to whether or not it is deviated from a reference clock signal by a set frequency deviation.例文帳に追加

基準クロック信号に対して入力クロック信号が、設定したある周波数偏差よりずれていることを監視するのに、監視する周波数偏差において常に最短時間で周波数偏差異常を監視する周波数偏差監視装置を得る。 - 特許庁

An exclusive OR circuit 270 (clock signal generating section) generates a clock signal 28 for a switched capacitor filter (SCF) having twice the frequency of a driving signal 22 based on a phase difference between the reference signal 26 and the switching control signal 27.例文帳に追加

排他的論理和回路２７０（クロック信号生成部）は、参照信号２６と切り替え制御信号２７との位相差に基づいて、駆動信号２２の周波数の２倍の周波数を有するスイッチトキャパシタフィルター（ＳＣＦ）用のクロック信号２８を生成する。 - 特許庁

To realize a low jitter operation in a PLL or a DLL circuit by properly detecting the synchronization of two signals, a reference clock signal and a clock signal to be compared therewith, with a phase differential signal being continuously output by a phase comparator which compares the phases of these two signals.例文帳に追加

基準クロック信号と比較対象となるクロック信号の両者の位相を比較する位相比較器から位相差信号が出力され続けるＰＬＬ回路又はＤＬＬ回路にあって、両信号の同期を適切に検出して低ジッタ動作を実現する。 - 特許庁

A delay control circuit receives plural phase comparison results from the phase comparing circuit in order and adjusts the delay time of the variable delay circuit according to the comparison results to make the pase of the delayed clock signal coincide with that of the reference clock signal.例文帳に追加

遅延制御回路は、位相比較回路による複数回の位相の比較結果を順次に受け、これ等複数回の位相の比較結果に基づいて可変遅延回路の遅延時間を調整し、遅延クロック信号と基準クロック信号との位相を一致させる。 - 特許庁

To obtain an optical disk drive equipped with a clock signal generating circuit which generates a reference clock signal for writing so that writing operation having been interrupted is restarted accurately at the last writing end position on the optical disk.例文帳に追加

前回の光ディスク上の書き込み終了位置と、書き込み動作中断後再び書き込みを開始する光ディスク上の位置とを、正確に一致させるように書き込み用基準クロック信号を生成するクロック信号生成回路を備えた光ディスク装置を得る。 - 特許庁

When a servo signal is then written onto the magnetic recording medium 4, the pit train 9 is detected by an optical pickup 52 to generate a clock signal, and the servo signal is written by a magnetic head 8 onto the magnetic recording medium 4 with the thus-obtained clock signal being taken as reference.例文帳に追加

そして、磁気記録媒体４にサーボ信号を書き込むに際し、上記ピット列９を光学ピックアップ５２で検出することでクロック信号を生成し、当該クロック信号を基準として、サーボ信号を磁気ヘッド８により磁気記録媒体４に書き込む。 - 特許庁

The control section 32 measures the lapse time, for example by executing counting operation with the clock signals generated by a main clock section 31 as the reference, and corrects the counted value for measuring the current time by an offset value which is set based on the LRCK signal.例文帳に追加

制御部３２は、メインクロック部３１により生成されたクロック信号を基準としたカウント動作を実行するなどして経過時間を計測し、現在時刻を計測するためのカウント値を、ＬＲＣＫ信号に基づいて設定されるオフセット値により補正する。 - 特許庁

The digital fractional phase detector 200 uses a time-to-digital converter 201 that represents a time difference as a digital word for use by the frequency synthesizer so as to accommodate a quantization scheme for measurement of a fractional difference between a significant edge of the output clock 110 of the VCO and a reference clock.例文帳に追加

デジタル小位相検出器200は、周波数合成器が使用する時間差をデジタル語として表す時間デジタル変換器201を使用し、VCOの出力クロック110の有意なエッジと基準クロック間の遅れの小差を測定する量子化方式に対応する。 - 特許庁

To provide an integrated circuit in which guaranteed operational frequency band required for a DLL can be lowered and which generates two clock signals having a frequency, obtained by multiplying a reference clock signal by two, respectively and also having a phase difference, and a display device and electronic equipment.例文帳に追加

ＤＬＬに求められる保証動作周波数帯域を低め、基準クロック信号が二逓倍された周波数をそれぞれ有し、位相差のある２つのクロック信号を生成することができる集積回路、表示装置及び電子機器を提供する。 - 特許庁

While the counter section 14 counts the period, the pattern generating section 11 previously generates a pattern being input to the memory under test 20, and when the counter section 14 completes the count, a clock mask section 15 interrupts the feed of a reference clock CLK to the pattern generating section 11.例文帳に追加

カウンタ部１４が計時している間、パターン発生部１１は被試験メモリ２０に与えるパターンを予め進めておき、カウンタ部１４の計時が終了した時点でクロックマスク部１５がパターン発生部１１への基準クロックＣＬＫの供給を中断する。 - 特許庁

To unify current time with the internal clock of a card input terminal of higher accuracy as a reference without using the conventional irrational method of matching an internal clock on the side of the data collector (such as personal computer) of lower accuracy with the time of the card input terminal.例文帳に追加

より精度の悪いデータ収集機（パソコン等）側の内部時計にカード入力端末の時刻を合せると言う従来の不合理な方法を用いずに、より精度の高いカード入力端末の内部時計を基準にして現在時刻を統一する。 - 特許庁

If receiving a temperature abnormality signal under the situation where the CPU 41 operates on a clock signal of the reference frequency and a CPU in a module 2 is stopped, a setting part 52b controls an adjusting part 42 to set the frequency of the clock signal to a low frequency.例文帳に追加

設定部５２ｂは、ＣＰＵ４１が基準周波数のクロック信号で動作し、かつ、モジュール２内のＣＰＵが停止している状況下で温度異常信号を受け付けると、調整部４２を制御してクロック信号の周波数を低周波数に設定する。 - 特許庁

In the video display system 1 equipped with a plurality of display devices 6 which are arrayed and a display control means 4, the display devices 6 each have a display unit which displays display data 16 based upon a display clock signal 9C and the display control means 4 generates a reference clock signal 5C having a lower frequency than the display clock signal 9C.例文帳に追加

配列された複数の表示装置６と表示制御手段４を備える映像表示システム１において、表示装置６は、表示クロック信号９Ｃに基づいて表示データ１６の表示を行う表示部を備え、表示制御手段４は、表示クロック信号９Ｃの周波数より低い周波数の基準クロック信号５Ｃを生成する。 - 特許庁

A controller 11 reads the correction data corresponding to the temperature detected by a temperature sensor 10 out of a memory 15, sets the data as a phase shift quantity in a shift quantity setting section 14 and forms a clock for dot writing for the purpose of performing a phase shift on the basis of the reference clock formed in a writing clock forming section 5 by a phase sift section 13.例文帳に追加

温度センサ１０により検出された温度により、コントローラ１１は、その温度に対応した補正データをメモリ１５から読み出し、シフト量設定部１４に位相シフト量として設定し、位相シフト部１３により書込みクロック生成部５で生成された基準クロックを基にして、位相シフトを行うためのドット書込み用のクロックを生成させる。 - 特許庁

Furthermore, a multiplier side selection output means 36 stops the operation of the multiplier circuit 26 as required and allows a selector 27 to output the 1/N frequency division clock signal from the frequency divider 24 or a reference clock signal outputted from an external oscillation section 23 externally without any modification in place of an (M/N) multiple clock signal in this case.例文帳に追加

また、逓倍側選択出力手段３６は、逓倍回路２６の動作を必要に応じて停止させ、その時は、セレクタ２７により（Ｍ／Ｎ）逓倍クロック信号に代えて分周回路２４より出力されるＮ分周クロック信号，または、外部発振部２３より出力される基準クロック信号をそのまま外部に出力させる。 - 特許庁

The jitter elimination circuit 150 is constituted of a PLL circuit including a phase comparator for comparing a reference clock signal with a feedback clock signal in phase and outputting a phase difference signal, a loop filter for smoothing the phase difference signal and outputting a control voltage, and a voltage controlled oscillator for generating a feedback clock signal of frequency corresponding to the control voltage.例文帳に追加

ジッタ除去回路１５０は、基準クロック信号と帰還クロック信号との位相を比較して位相差信号を出力する位相比較器と該位相差信号を平滑化して制御電圧を出力するループフィルタと該制御電圧に応じた周波数の帰還クロック信号を生成する電圧制御発振器とを含むＰＬＬ回路で構成される。 - 特許庁

A reference clock signal CLK of a digital video signal is multiplied with a predetermined constant "K" to generate a carrier clock signal CLKout by a multiplexer 11 of a transmitting part 10, a parallel digital video signal is converted into a serial digital signal on the basis of the carrier clock signal CLKout, and this serial digital signal is converted into an optical signal and transmitted by an optical transmitting part 12.例文帳に追加

送信部１０のマルチプレクサ１１で、デジタル映像信号の基準クロック信号ＣＬＫを所定数“Ｋ”倍して搬送用クロック信号ＣＬＫoutを生成し、この搬送用クロック信号ＣＬＫoutに基づいてパラレルデジタル映像信号をシリアルデジタル信号に変換し、これを光送信部１２で光信号に変換して送信する。 - 特許庁

The multiplied clock signal output circuit 1 is provided with a count value averaging circuit 3, which averages results of counts by a plurality of number of times by a counter for counting a period of a reference clock signal PREF within a control period, and a digital control oscillation circuit 2 applies arithmetic processing to averaged data DTAVE to produce the multiplied clock signal.例文帳に追加

逓倍クロック信号出力回路１にカウンタ・数値平均化回路３を備え、基準クロック信号ＰＲＥＦの周期をカウントするカウンタによる複数回のカウント結果を制御周期内で平均化し、デジタル制御発振回路２は、その平均化されたデータＤＴＡＶＥを演算処理して逓倍クロック信号ＰＯＵＴを生成する。 - 特許庁

Thus, even without making a circuit system for demodulating the encoded video data operate by the system clock in synchronizism with a reference clock (PCR) transmitted from an encoding device side, a demodulation output timing of the encoded video data in synchronism with the PCR can be obtained and the PLL circuit for system clock generation synchronized with the PCR can be dispensed with.例文帳に追加

これにより、符号化装置側から伝送される基準クロック（ＰＣＲ）に同期したシステムクロックにより符号化ビデオデータを復調する回路系を動作させなくとも、ＰＣＲに同期した符号化ビデオデータの復調出力タイミングが得られるようになり、ＰＣＲに同期したシステムクロック生成のためのＰＬＬ回路は不要とできる。 - 特許庁

An output signal of a reference clock generating means 25 is converted to first and second frequency divided signals c1 and d1 after its frequency is divided by first and second frequency divider circuits 26 and 27.例文帳に追加

基準クロック発生手段２５の出力信号は、第１及び第２の分周回路２６，２７で分周されて第１及び第２の分周信号ｃ１，ｄ１に変換される。 - 特許庁

The reference clock is changed according to the relative speed of the recording medium and therefore even if the relative speed is changed by stick slip, the specified recording marks can be recorded in the recording medium 28.例文帳に追加

基準クロックは記録媒体の相対速度に応じて変更されるので、スティックスリップにより相対速度が変動しても記録媒体２８に一定の記録マークを形成することができる。 - 特許庁

To provide a frequency adjusting method capable of adjusting the standard value (allowable error) of a clock frequency to be within the standard value at a reference temperature without managing a temperature inside a plant at all.例文帳に追加

工場内の温度を全く管理すること無くクロック周波数の規格値（許容誤差）を基準温度に於ける規格値内に調整できる周波数調整方法を提供する。 - 特許庁

The pattern generating apparatus generates the parallel PN pattern in k bits (k is an integer for satisfying k>2^n-1) whose period is 2^n-1 bits (n is an integer of 2 or over) synchronously with a reference clock.例文帳に追加

周期が２^ｎ−１ビット（ｎは２以上の整数）であって、ｋ（ｋはｋ＞２^ｎ−１を満たす整数）ビットのパラレルのＰＮパターンを基準クロックに同期して発生させる。 - 特許庁

On the basis of a reference clock, for example, the cycle of an input signal A is counted by a counter circuit 13 of a cycle-measuring circuit part 11 and that count value C is latched by a latch circuit 14.例文帳に追加

たとえば、基準クロックをもとに、入力信号Ａの周期を周期計測回路部１１のカウンタ回路１３でカウントし、そのカウント値Ｃをラッチ回路１４でラッチする。 - 特許庁

To improve synchronous characteristics of reference carrier sampling clock reproduction and to improve the pull-in characteristic of an AGC circuit on an orthogonal multi-carrier signal modulation/demodulation device, especially in a demodulator.例文帳に追加

直交マルチキャリア信号変復調装置に係り、特に復調器における基準キャリア・サンプリングクロック再生の同期特性の改善とＡＧＣ回路の引込み特性の改善に関する。 - 特許庁

Then the conversion apparatus 10 converts an IP packet into frame data suitable to an I431 line according to the selected reference clock, and sends it out to a radio base station main device 101.例文帳に追加

そして、変換装置１０は、選択した基準クロックに従って、ＩＰパケットをＩ４３１回線に適したフレームデータに変換して無線基地局主装置１０１へ送出する。 - 特許庁

A printer control circuit board 31 comprises a CPU 32, a reference clock forming circuit 33, a speed discrimination forming circuit 34, a charge pump circuit 35 and an electric power conversion circuit 36.例文帳に追加

プリンタ制御基板３１はＣＰＵ３２、基準クロック作成回路３３、速度ディスクリ作成回路３４、チャージポンプ回路３５及び電力変換回路３６から構成されている。 - 特許庁

The timing generator 123 of a display block 120B generates a driving signal for a liquid crystal display element 121B according to a reference clock signal CK and synchronizing signals HD and VD.例文帳に追加

表示ブロック１２０Ｂのタイミング発生器１２３は、基準クロック信号ＣＫや、同期信号ＨＤ，ＶＤに基づいて、液晶表示素子１２１Ｂの駆動用信号を発生する。 - 特許庁

Further, the random pulse train generating circuit is provided with a feedback path (15, 16) for frequency-dividing the outputted random pulse train and varying the reference value and the clock frequency used for sampling and holding depending on the magnitude of the frequency.例文帳に追加

さらに、出力されるランダムパルス列を分周し、その周波数の高低に応じて基準値やサンプルホールド時のクロック周波数を変化させるる帰還路（１５，１６） を備える。 - 特許庁

Further, the driving conditions are changed so that the frequency of a reference clock used for pulse modulation comes to higher in the low gradation region of the driving data than in the high gradation region.例文帳に追加

駆動条件として、パルス幅変調に用いる基準クロックの周波数を、駆動データの低階調領域において、高階調領域よりも高くなるように変更する。 - 特許庁

A reference clock (a) generated by a master oscillator 11a of a master station 10A generates phase variation of Δf when passing a transmission line 20a and is transmitted to a slave station B.例文帳に追加

主局１０Ａの主発振器１１ａが生成した基準クロックａは、伝送路２０ａを通過する際にΔｆの位相変動を生じて従属局Ｂに伝送される。 - 特許庁

To quickly capture a satellite signal, even if satellite search reference frequency fluctuates, by frequency fluctuation in a SPS clock source caused by temperature elevation or the like, in an SPS receiver.例文帳に追加

ＳＰＳ受信装置で、温度上昇等によりＧＰＳ用クロック源の周波数変動によって衛星サーチ基準周波数が変動したとしても、衛星信号を迅速に捕捉する。 - 特許庁

A delay block 41-n is disabled by cutting off a fuse 43a of a disable state control part 43 and does not act as a delay pass for a reference clock signal RCLK.例文帳に追加

このうち、遅延ブロック４１ ｎは、ディスエーブル調節部４３のヒューズ４３ａを切断することによりディスエーブルされて、基準クロック信号ＲＣＬＫの遅延パスとして作用しない。 - 特許庁

According to the compared result, a data selector 31 is controlled, and the frequency-dividing ratio of the counter circuit 43 inside a frequency divider circuit 41 for dividing the frequency of the reference clock is switched over.例文帳に追加

そして、その比較結果に応じてデータセレクタ３１を制御し、基準クロックを分周する分周回路４１内の上記カウンタ回路４３の分周比を切り換える構成となっている。 - 特許庁

A master DLL circuit 11 generates first stage number data Ds1 showing the number of stages of a delay element to be used to delay a reference clock signal CLKr to a predetermined phase.例文帳に追加

マスタＤＬＬ回路１１は、基準クロック信号ＣＬＫｒを所定の位相まで遅延させるために使用する遅延素子の段数を示す第１段数データＤｓ１を生成する。 - 特許庁

A phase comparing signal generator 5 generates a phase difference signal Vpd corresponding to a phase difference between an oscillation signal V_OSC' frequency-divided by the frequency divider 4 and a reference clock signal CLK.例文帳に追加

位相比較信号生成部５は、分周器４により分周された発振信号Ｖ_ｏｓｃ’と、基準クロック信号ＣＬＫの位相差に応じた位相差信号Ｖｐｄを発生する。 - 特許庁

Phase interpolation circuits 13-1, 13-2 subject two reference clocks having phases different in phase by 90° from each other that are inputted through the phase selecting circuit 12 to interpolation to generate an output clock having an intermediate phase.例文帳に追加

位相補間回路13-1、13-2は、位相選択回路12を通じて入力される互いに90°位相の相違する2つのリファレンスクロックを補間して中間の位相の出力クロックを生成する。 - 特許庁

That is, a phase difference signal S1 with respect to data fetch timing is generated according to the phase difference between the strobe signal and the reference clock signal to adjust the data fetch timing by using the signal S1.例文帳に追加

すなわち、ストローブ信号と基準クロック信号との位相差に従いデータ取込みタイミングに対する位相差信号Ｓ１を生成し、これを用いてデータ取込みタイミングを調整する。 - 特許庁

The selection circuit 14 provides a positive output signal which is formed by switching a signal from the gate circuit 12 and the reference clock signal 2 according to a first control signal 4.例文帳に追加

選択回路１４は、ゲート回路１２からの信号と基準クロック信号２とを第１の制御信号４に応じて切り換えて生成された正出力信号を提供する。 - 特許庁

Modulation of pulse width according to an instruction of the microprocessor 30 is performed, based on a reference clock from an oscillator 10, and a modulated result is inputted in a selector 60 by a pulse width modulation circuit 20.例文帳に追加

パルス幅変調回路２０は、オシレータ１０からの基準クロックを基に、マイクロプロセッサ３０の指示に応じたパルス幅変調を行い、この変調結果をセレクタ６０に入力する。 - 特許庁

To provide a method for testing a semiconductor device capable of testing a semiconductor device outputting a reference clock DQS, used for data delivery, simultaneously to data reading, with high accuracy in a short period.例文帳に追加

データの読み出しに同期してデータの受渡しに利用される基準クロックＤＱＳを出力する半導体デバイスを短時間に高精度に試験する試験方法を提案する。 - 特許庁

The timing calculation section 18 calculates time difference between performance start timing and performance information acquiring timing by difference from the reference clock, and outputs it to a data superimposing section 15 as an offset value.例文帳に追加

タイミング計算部１８は、演奏開始タイミングと演奏情報の取得タイミングとの時間差を、基準クロックとの差分で計算し、オフセット値としてデータ重畳部１５に出力する。 - 特許庁