「reference clock」に関連した英語例文の一覧と使い方(23ページ目) - Weblio英語例文検索

A high accuracy clock can be used to provide a timing reference signal for a processor in the remote unit during times when highly accurate timing signals are required.例文帳に追加

高い精度のタイミング信号が必要とされる間、リモートユニット内のプロセッサにタイミング基準信号を与えるよう、高精度のクロックを使用できる。 - 特許庁

To actualize a circuit which controls timing with high precision by outputting a signal with a resolution less than cycles of a reference clock.例文帳に追加

本発明の課題は、基準クロックの周期以下の分解能で信号を出力することにより、高精度なタイミングの制御を行う回路を実現することである。 - 特許庁

The test decode signals TMadd1-n are converted into serial data TMcodeSD by a serial-parallel converter circuit 25 in synchronization with a reference clock TMCLK.例文帳に追加

テストデコード信号ＴＭａｄｄ１〜ｎは、基準クロックＴＭＣＬＫに同期して、パラレル・シリアル変換回路２５によりシリアルデータＴＭｃｏｄｅＳＤに変換される。 - 特許庁

A first control means 43 controls the first clock generating means 44 so as to conform the detected phase difference to a reference phase difference.例文帳に追加

第１の制御手段４３は、検出された位相差が、基準となる位相差と略一致するように第１のクロック生成手段４４を制御する。 - 特許庁

In the up-down counter 10, the rise and the fall of counting are performed resulting from the edge of the signal to be determined and the edge of the reference clock.例文帳に追加

当該アップ・ダウンカウンタ１０では、判定対象信号のエッジおよび参照クロックのエッジに起因して、カウントの昇降を行うことができる。 - 特許庁

To extend the communication range of a base station by controlling a GPS reference signal supplied to a base station clock generator, especially to a base station MODEM.例文帳に追加

基地局クロック発生装置、特に、基地局モデムに供給されるGPS基準信号を制御することによって、基地局の通話領域を拡大できるようする。 - 特許庁

A frequency divider and control circuit 13 controls a frequency division ratio of a reference clock divided by a frequency divider circuit 12 so that it decreases as the digital current value increases.例文帳に追加

分周制御回路１３は、分周回路１２が分周する基準クロックの分周比をデジタル電流値が高いほど低くなるように制御する。 - 特許庁

A plurality of nozzle rows of a recording head are classified into a plurality of groups according to a reference clock, and clocks having different frequencies are generated by each of the groups.例文帳に追加

基準クロックに基づいて、記録ヘッドの複数のノズル列を複数のグループに分割し、これら複数のグループ毎に周波数の異なるクロックを生成する。 - 特許庁

A reference clock part 206 of facsimile equipment 201 clocks the time (standard time) in the case wherein the time adjustment system like the summertime system is not adopted.例文帳に追加

ファクシミリ装置２０１の基準クロック部２０６はサマータイム制度のような時刻調整制度を採用しない場合の時刻（標準時刻）を計時している。 - 特許庁

An oscillator circuit alters the frequency of an output clock signal based on the phase difference signal in order to have the phases of the reference and the output clocks matched.例文帳に追加

発振回路は、基準クロックと出力クロックの位相を合わせるために、位相差信号に基づいて出力クロック信号の周波数を変更する。 - 特許庁

A dummy packet, whose adaptation field includes a value of a dummy PCR(program clock reference) for decoding actual time and time ratio information of a transfer time to a actual time is prepared.例文帳に追加

実時間を復元するためのダミーＰＣＲの値と、転送時間と実時間との時間比率情報がアダプテーションフィールドに入ったダミーパケットが用意される。 - 特許庁

To reduce the number of parts and simplify a circuit by eliminating an external clock source, that becomes the reference frequency of the speed control of an ultrasonic motor, and to perform the stale speed control of the ultrasonic motor.例文帳に追加

超音波モータの速度制御の基準周波数となる外部クロック源をなくし、部品点数の削減および回路の簡素化を図る。 - 特許庁

In the second pipe line stage, the minimum distance reference words(winners) for the words to be retrieved obtained in the previous clock cycle are retrieved.例文帳に追加

第２パイプラインステージにおいて、連想メモリコア１３により、前回のクロックサイクルで得られた被検索ワードに対する最小距離参照ワード（ウィンナ）を検索する。 - 特許庁

To provide a receiver and a terminal for compensating a frequency error regarding a reference clock when a signal containing a synchronizing signal is transmitted and received.例文帳に追加

同期信号を含む信号を送受信する際、基準クロックに関する周波数誤差を補正可能な受信装置および端末装置を提供する。 - 特許庁

To facilitate the generation of a reference clock for highly accurate reading synchronized with a pit formed on a medium in an inexpensive reading only optical disk.例文帳に追加

安価な読取り専用の光ディスク媒体において、媒体上に加工したピットに同期した高精度の読取り用基準クロックの生成を容易にする。 - 特許庁

Also, when the stored data amount becomes below the upper limit threshold A, the frequency of the reference clock of the reception side equipment is returned to an original frequency and read is continued.例文帳に追加

また、格納データ量が上限閾値Ａを下回ったとき、受信側機器の基準クロックの周波数を元の周波数に戻して読み出しを続ける。 - 特許庁

To realize stable reproducing operation by suppressing phase deviation of a reproducing clock even in a data area away from a reference pattern.例文帳に追加

参照パターンから離れたデータ領域においても、再生クロックの位相ズレを抑制し、よって安定した再生動作を実現し得るようにすること。 - 特許庁

To obtain an accurate PWM signal when a dot clock for setting the number of pulses of a reference signal to a predetermined number within a predetermined time is formed.例文帳に追加

所定時間内に基準信号のパルス数が所定数になるようなドットクロックを生成した場合に、正確なＰＷＭ信号を得ることを可能にする。 - 特許庁

When the period T of the reference clock signal REFCLK remains unchanged, and the sum of the delay time T1 and a delay time T2 of the circuit to be estimated 50 are always equal.例文帳に追加

参照クロック信号ＲＥＦＣＬＫの周期Ｔが不変の場合、遅延時間Ｔ１と、被評価回路５０の遅延時間Ｔ２の和は常に等しい。 - 特許庁

The number Fref of clock pulses CP that a clock pulse signal generation circuit 3 generates while the output voltage V of an integration circuit 1, which is constituted of an analog circuit and performs an integration operation reaches a second reference voltage V2 from a first reference voltage V1 that a reference voltage generation circuit 5 generates is counted by a first counter 10a constituted of a comparator 7a and a counter circuit 9a.例文帳に追加

アナログ回路によって構成されて積分動作を行う積分回路１の出力電圧Ｖが、基準電圧発生回路５が発生する第１の基準電圧Ｖ１から第２の基準電圧Ｖ２に達するまでの間にクロックパルス信号発生回路３が発生するクロックパルスＣＰの数Ｆrefをコンパレータ７ａとカウンタ回路９ａとからなる第１のカウンタ１０ａでカウントする。 - 特許庁

A PLL reference signal generating section 15 generates a PLL reference signal RJ based on the count added with the correction value and a PLL circuit 16 multiplies the PLL reference signal RJ by a specified multiplication number to generate a clock signal RK.例文帳に追加

さらに、ＰＬＬ基準信号生成部１５によって、この補正値の加えられたカウント値を基にＰＬＬ基準信号ＲＪを生成し、ＰＬＬ回路１６によって、このＰＬＬ基準信号ＲＪを所定の逓倍数にて逓倍することで読出しクロック信号ＲＫを生成する。 - 特許庁

A CPU 15 starts counting of time based on a clock pulse of an own clock oscillator (S11), and reads a data signal D2 when the time Ts (reference time) is counted (step S15) unless a rising edge is not detected ('Y' in S12).例文帳に追加

ＣＰＵ１５は、自己のクロック発振器のクロックパルスに基づき時間をカウントを開始し（Ｓ１１）、立上りエッジが検出されなければ（Ｓ１２で「Ｙ」）、時間Ｔｓ（基準時間）カウントされたときにデータ信号Ｄ２を読み取る（ステップＳ１５）。 - 特許庁

To provide a temperature variation measuring device for measuring temperature variation with high precision without putting a reference clock oscillator in a thermostatic tank, without waiting until the frequency of the clock signal is stabilized and without disturbing the temperature to be measured.例文帳に追加

基準クロック発振器を恒温槽に入れなくても，また，クロック信号の周波数が安定になるまで待たなくても，被測定温度を乱すことなく高い精度で温度変化を測定し得る温度変化測定装置を提供する． - 特許庁

The photoelectric conversion device includes a photoelectric conversion element for performing photoelectric conversion of light reflected from an original image and a clock generator for generating each drive signal for driving the photoelectric conversion element based on a reference clock using the same or almost the same logic gate.例文帳に追加

原稿からの反射光を光電変換する光電変換素子において、基準クロックに基づいて光電変換素子を駆動するための各駆動信号を、同種のロジックゲートを用いて生成するクロック生成部と、を有する。 - 特許庁

To provide an image data receiving apparatus capable of being operated synchronously with a system clock of an encoder side (server side) even in the case of using a decoder on which no clock reference type PLL circuit is mounted.例文帳に追加

ＰＳ−ＬＳＩをＭＰＥＧ２デコーダＬＳＩとして用いて画像データ受信装置を構成した場合、クロックリファレンスを基準としたＰＬＬ回路が搭載されていないため、エンコーダのシステムクロックと同期をとることができない。 - 特許庁

Since the bit string acquisition part 18 performs sampling and bit shift on any one of rise or fall of the clock (CK) to be inputted, when the clock is inverted, sampling timing, consequently, reference timing of the synchronizing circuit 10 changes.例文帳に追加

ビット列取得部１８は、入力されるクロック（ＣＫ）の立ち上がりまたは立ち下がりのいずれか一方でサンプリングおよびビットシフトを行うから、クロックが反転すると、サンプリングタイミングひいては同期回路１０の基準タイミングが変化する。 - 特許庁

A synchronizing signal measuring part measures a synchronizing signal characteristic value containing at least a synchronizing signal period and a synchronizing signal period corresponding to the input image signal with a clock for measurement generated on the basis of the system clock as a reference.例文帳に追加

同期信号測定部は、システムクロックに基づいて生成される測定用クロックを基準に、入力画像信号に対応する同期信号期間および同期信号周期を少なくとも含む同期信号特性値を測定する。 - 特許庁

To provide a frame synchronization system of a base station for mobile communication that can perform correct frame synchronization even at a base station that can not use a clock signal supplied from a network side as a clock signal to be reference.例文帳に追加

基準となるクロック信号としてネットワーク側から供給されるクロック信号が使用できない基地局においても正確なフレーム同期が可能となる移動体通信用基地局のフレーム同期方式を提供すること。 - 特許庁

In the roadside device, a main clock operation circuit 8 in the radio section 6 is synchronized with main clocks obtained by multiplication of reference clock signals transmitted from a control section 7 and performs an operation for exchanging a radio signal with an on-vehicle device mounted on a vehicle.例文帳に追加

無線部６においてメインクロック動作回路８が、制御部７から送信される基準クロック信号を低倍したメインクロックに同期して、車両に搭載された車載装置との間で無線信号を授受する動作を行う。 - 特許庁

A main control CPU 52 determines whether or not the current time clocked by a clock 55 is one hour or less elapsed from the opening time of a game parlor where the Pachinko machine 1 is installed (S11) with reference to the clock 55 (Fig.4 (not shown)) (S10).例文帳に追加

主制御用ＣＰＵ５２はクロック５５（図４）を参照し（Ｓ１０）、クロック５５が計時している現在時刻が、当該パチンコ機１が設置されている遊技店の開店時刻から１時間以下であるか否かを判定する（Ｓ１１）。 - 特許庁

The 1/4 frequency divider 15 supplies the inverted clock N24 of the 1/4-frequency-divided signal as a reference clock input to a phase comparator 32.例文帳に追加

第２の内部クロック発生回路内には、第1の外部クロック信号CLKと第2の外部クロック信号/CLKの位相差に相当するほぼ1/2周期分(180°)程度の遅延量をもつ可変遅延回路があればよく、その回路構成は簡単で小規模である。 - 特許庁

In stand-by operation mode, the circuit 8 frequency-divides an oscillation clock from an oscillation circuit 7 into eight, based on a frequency dividing ratio control signal obtained by decoding serial data from the part 13 by the decoder 11 to make a reference clock.例文帳に追加

スタンバイ動作モード時には、分周回路８は、シリアルデータ生成部１３からのシリアルデータをデコーダ１１でデコードして得られた分周比制御信号に基づいて、発振回路７からの原振クロックを８分周して基準クロックとする。 - 特許庁

To provide a notifying device which corrects an abnormality occurrence time detected by a sensor into accurate time data on the basis of the clock data (reference clock information) of a receiver at the time when the receiver responds at the time of performing abnormality notification and performs notification of the time data.例文帳に追加

センサが検出した異常の発生時間を、異常通報時の受信装置が応答時に、受信装置の時計データ（基準時計情報）に基づいて正確な時計データに補正し、通報する通報装置を提供する。 - 特許庁

A frequency divider side selection output means 35 stops the operation of a frequency divider circuit 24 as required and allows a selector 25 to output a reference clock signal in place of a 1/N frequency division clock signal to a multiplier circuit 26 in this case.例文帳に追加

分周側選択出力手段３５は、分周回路２４の動作を必要に応じて停止させ、その時は、セレクタ２５によりＮ分周クロック信号に代えて基準クロック信号を逓倍回路２６に出力させる。 - 特許庁

To provide a time recorder using a radio wave clock in which whether or not this time recorder should be used as a radio wave clock can be easily selected, and manually corrected time display can be used even at the time of receiving time data by reference radio waves.例文帳に追加

電波時計として使用するか否かの選択を簡易にできるか、又は基準電波による時計データを受信しても、手動で補正した時刻表示を使用できる電波時計使用タイムレコーダを提供すること。 - 特許庁

To check a frequency deviation through the use of a frequency deviation circuit by using an oscillator in a detector for a reference clock source even when the detector receives no reference clock from the outside of the detector.例文帳に追加

装置外部から基準クロックが装置内へ入力されない場合でも、装置内に搭載されている発振器を基準クロック源にすることにより、周波数逸脱回路を用いて周波数逸脱判定を行うことを可能とした周波数逸脱検出装置、伝送装置及び周波数逸脱検出方法を提供する。 - 特許庁

When a pattern is drawn along concentric tracks on a substrate, an electron beam is blanked by using a first clock signal generated based on a first reference angle in a first region in a sector, while in a second region in the sector, the electron beam is blanked by using a second clock signal generated based on a reference length.例文帳に追加

基板上の同心円トラックに沿ってパターンを描画する際に、セクタ内の第１領域内では、第１基準角度に基づいて生成された第１クロック信号を用いて電子線をブランキングさせ、セクタ内の第２領域内では、基準長さに基づいて生成された第２クロック信号を用いて電子線をブランキングさせる。 - 特許庁

The digital signal demodulator 120 is equipped with a reference clock oscillator formed by an oscillation element such as a crystal and a PLL oscillation circuit 124, when receiving the analog signal, the reference clock oscillation portion is stopped by a performance such as short-circuiting the both ends of the oscillation element with a switch 131.例文帳に追加

上記デジタル復調部１２０は、クリスタル等の発振素子とＰＬＬ発振回路１２４とで形成された基準クロック発振部を備えており、アナログ信号の受信時には、上記発振素子の両端をスイッチ１３１によってショートさせる等の動作によって上記基準クロック発振部を停止させる。 - 特許庁

To read on image with high quality by driving an image sensor and a step motor synchronously with each other, even of a frequency of a clock which is a reference of managing a drive period of the image sensor and a frequency of a clock being a reference of managing a step period of the step motor differ from each other.例文帳に追加

イメージセンサの駆動周期Ｔｓを管理する基準となるクロックと、ステップモータのステップ周期を管理する基準となるクロックとの周波数が互いに異なっていたとしても、イメージセンサとステップモータとを同期して駆動することができ、これにより高品質な読み取りを行うことを可能とする。 - 特許庁

To prevent deterioration in characteristics due to application of a DC to a light-modulating layer when an abnormality occurs on a reference clock signal in a flat surface display device configured so as to control a video signal output based on the reference clock signal, and also to achieve an improvement in productivity as well as low cost.例文帳に追加

基準クロック信号に基づいて映像信号の出力を制御するように構成された平面表示装置において、基準クロック信号に異常が発生した時に光変調層への直流印加による特性劣化を防止するとともに、生産性の向上と低コスト化を達成する。 - 特許庁

In a transmission system that simultaneously transmits/receives a data signal and a strobe signal to fetch the data signal, the phase difference between a variable delay output C1 of an internal reference clock signal C0 and a strobe signal STB is detected, and a variable delay amount of the reference clock signal C0 is controlled depending on the phase difference.例文帳に追加

データ信号とこの信号を取込むためのストローブ信号とを同時に送受信する伝送方式において、内部基準クロック信号Ｃ０の可変遅延出力Ｃ１とストローブ信号ＳＴＢとの位相差を検出し、この位相差に応じて基準クロック信号Ｃ０の可変遅延量を制御する。 - 特許庁

The frequency of the system clock outputted from a 27 MHz clock control circuit 226 being a reference of a decoder LSI 224 is fine-adjusted so that a data residual amount is within a reference range in response to a state that a data residual amount of an FIFO memory 222 provided to a pre- stage of the decoder LSI 224 is increased/decreased.例文帳に追加

デコーダＬＳＩ２２４の前段に設けたＦＩＦＯメモリ２２２のデータ残量が増減する状況に応じて、データ残量が基準範囲内となるように、デコーダＬＳＩ２２４の基準となる２７ＭＨｚクロックコントロール回路２２６から出力されるシステムクロックの周波数を微調整する。 - 特許庁

When an image is recorded, an image recording timing control mechanism 60 generates a printing clock signal corrected by correction data by one cycle amount (one rotation amount of a drive roll 24) starting from a reference position by a reference position detecting sensor 38, according to a carrying speed fluctuation, and outputs it to each of printing clock signal generation mechanisms 64.例文帳に追加

画像記録時には、画像記録タイミング制御機構６０で搬送速度変動に応じて基準位置検出センサ３８による基準位置を起点に１周期分（駆動ロール２４の１回転分）の補正データにより補正された印字クロック信号を生成して、印字タイミング生成機構６４の各々へ出力する。 - 特許庁

In the clock signal output circuit 11, data obtained by counting periods of a reference clock signal PREF by a ring oscillator 1 and a period counter 5 are stored in a storage memory 12, and a divider 7 and a system clock generation part 9 perform, through a selector 13, arithmetic processing based on the data stored in the storage memory 12 to generate and output the multiplied clock signal.例文帳に追加

記憶用メモリ１２に、基準クロック信号ＰＲＥＦの周期をリングオシレータ１及び周期カウンタ５によりカウントしたデータを記憶させ、クロック信号出力回路１１は、セレクタ１３を介すことで、除算器７及びシステムクロック生成部９が記憶用メモリ１２に記憶させたデータに基づいて演算処理を行い、逓倍クロック信号を生成して出力する。 - 特許庁

The display control device 1 for the game machine is provided with a VDP 13 for inputting a video signal and a synchronizing signal to an LCD 3, a clock frequency control part 9 for changing a frequency of a clock to be outputted to the VDP 13 in accordance with inputted frequency setting data, and a crystal oscillator 15 for supplying a reference clock to the clock frequency control part 9.例文帳に追加

本発明の遊技機の表示制御装置１は、ＬＣＤ３に映像信号と同期信号とを出力するＶＤＰ１３と、入力される周波数設定データに応じてＶＤＰ１３に対して出力するクロックの周波数が変化するクロック周波数調整部９と、クロック周波数調整部９に基準クロックを供給する水晶発振器１５とを備える。 - 特許庁