「reference clock」に関連した英語例文の一覧と使い方(19ページ目) - Weblio英語例文検索

A data reproducing means 12 uses a binarized signal 11 as a reference signal, and generates a reproducing clock signal 14 in a PLL circuit 21.例文帳に追加

データ再生手段（１２）は、２値化信号（１１）を参照信号としＰＬＬ回路（２１）で再生クロック信号（１４）を生成する。 - 特許庁

An input PCR extract section 30 extracts a PCR (Program Reference Clock) from a received TS and outputs the extracted PCR to a subtractor 32.例文帳に追加

入力ＰＣＲ抽出部３０は、受信ＴＳからＰＣＲを抽出し、抽出したＰＣＲを減算器３２に出力する。 - 特許庁

A compensated drive circuit receives and processes the compensated clock signal for generating the divider reference signal, and for generating the driver output signal.例文帳に追加

補正駆動回路は、補正クロック信号を受け取って処理し、分周器基準信号を発生し、かつドライバ出力信号を発生する。 - 特許庁

To detect a variation of signal characteristics, using an element which operates at a frequency lower than that of the reference clock.例文帳に追加

基準クロックの周波数よりも低い周波数で動作する素子を用いて信号特性の変化を検出することを目的とする。 - 特許庁

The other fraction pulse Y rises up synchronously with rise-up of the object signal, and falls down synchronously with fall-down of the reference clock.例文帳に追加

もう一方の端数パルスＹは、対象信号の立ち上がりに同期して立ち上がり、基準クロックの立ち下がりに同期して立ち下がる。 - 特許庁

A reference clock oscillation circuit 6 intermittently performs oscillation motion based on an oscillation control signal SC from an oscillation control circuit 7.例文帳に追加

基準クロック発振回路６は、発振制御回路７からの発振制御信号ＳＣに基づいて間欠的に発振動作を行う。 - 特許庁

A sample/hold circuit 13 samples a reference signal Vref with a fixed clock and holds a signal with stepwise amplitude variation.例文帳に追加

サンプルホールド回路１３は、基準信号Ｖｒｅｆを一定のクロックでサンプリングして階段状に振幅が変化する信号を保持する。 - 特許庁

Then, data are written in the block area A by using a reference clock based on a signalling frequency from a quartz oscillator.例文帳に追加

その後、このブロック領域Ａに対して、水晶発振器からの周波数信号に基づく基準クロックを使用してデータを書き込む。 - 特許庁

To provide a computer system which can supply a reference clock signal to each IC even if a low signal of link power status is detected.例文帳に追加

リンクパワーステータスのロー信号を検知しても、各ＩＣに基準クロック信号を供給することができるコンピュータシステムを提供する。 - 特許庁

The TS packet synchronization section 62 establishes the synchronization of the MPEG transport packet and outputs the packet to a program clock reference PCR packet detection section 63.例文帳に追加

ＴＳパケット同期部６２は、ATM／MPEG変換部６１からのMPEGトランスポートパケットの同期を確立し、PCRパケット検出部６３に出力する。 - 特許庁

First and second demodulation means 122 and 123 detect FSK modulation information from the wobble signal on the basis of the reference clock signal.例文帳に追加

第１、第２の復調手段１２２，１２３は、この基準クロック信号をもとにウォブル信号からＦＳＫ変調情報を検出する。 - 特許庁

A signal which synchronizes with a reference clock is sent from a high-frequency transmitter 10 and received by an antenna block 11 composed of a Schottky diode.例文帳に追加

高周波送信機１０から基準クロックに同期した信号を送信して、ショットキーダイオードによるアンテナブロック１１で受信する。 - 特許庁

The quartz oscillator 69 generates a reference clock of a frequency modulated according to the temperature detected by the optical system temperature sensor 50.例文帳に追加

水晶発振器６９は、光学系温度センサ５０が検知した温度に応じて周波数が変調された基準クロックを発生させる。 - 特許庁

In addition, the difference between the magnitudes of the current outputted from the respective circuits is found by using a reference clock and a current difference detection circuit 140.例文帳に追加

さらに、基準クロックと電流差検出回路１４０とを用いて、各回路から出力された電流量の差を求める。 - 特許庁

A timing control part 6 synchronizes with a reference clock, outputs a clock according to the bit rate of input data, and increases and decreases only one cycle of the clock which shifts the input data when a shift amount exceeds a predetermined limit processing bit for adjustment.例文帳に追加

タイミング制御部６は、リファレンスクロックと同期が取れ、入力データのビットレートに応じたクロックを出力し、このクロックの周期を、シフト量が所定の限界処理ビットを超えたときに入力データをシフトするクロックの１周期だけ増減して調整する。 - 特許庁

The time digital converter 13 detects the phase difference between the reference clock signal REF and the low frequency clock signal CLKA in accuracy of a time period shorter than the period of the high frequency clock signal CLKB, after the output of the counter 16 enters into a predetermined range.例文帳に追加

時間デジタル変換器１３は、カウンタ１６の出力が所定範囲になってから、参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとの位相差を、高周波クロック信号ＣＬＫＢの周期よりも短い時間の精度で検出する。 - 特許庁

This circuit is provided with a logic circuit for impressing reference clock to the respective flip-flops in the first stage and for calculating the logical product of a clock signal and the coincidence signal of the comparator, and the logical product signal is impressed to the serially connected respective flip flops in the second stage as the clock signal.例文帳に追加

基準クロックを１段目の各フリップフロップに印加し、かつ、クロック信号と比較器の一致信号との論理積をとる論理回路を設け、この論理積信号を直列接続された２段目の各フリップフロップにクロック信号として印加する。 - 特許庁

To reduce a radiation noise level by controlling a spread spectrum clock and to prevent deterioration in image quality that appears on an image as the side effect of the spread spectrum clock, when reading an image signal by means of a photoelectric conversion means using a spectrum-spreaded reference clock.例文帳に追加

周波数拡散された基準クロックを用い、光電変換手段で画像信号を読取るに際し、周波数拡散クロックを制御し放射ノイズレベルを低減させ、かつ周波数拡散クロックの副作用として画像に現れる画質の低下を防止する。 - 特許庁

This clock skew automatic adjustment circuit includes: a clock driver 101 adjusting drive capability of a clock; a measurement circuit 102 measuring a time required from a signal change start of the clock to a signal change end; and a control circuit 103 generating a control signal based on a measurement time and a preset reference time, and outputting it to the clock driver.例文帳に追加

本発明にかかるクロックスキュー自動調整回路は、クロックのドライブ能力を調整するクロックドライバ１０１と、クロックの信号変化開始から信号変化終了までに要する時間を計測する計測回路１０２と、前記計測時間と予め設定された基準時間とに基づいて制御信号を生成し、前記クロックドライバに対して出力する制御回路１０３と、を備える。 - 特許庁

A clock recovery circuit 113 generates a clock signal corresponding to a sampling frequency of 44.1 KHz and a clock signal corresponding to a sampling frequency of 48.0 KHz based on the reference signal supplied from the USB interface 68, and supplies the generated clock signal corresponding to the sampling frequency of 44.1 KHz and clock signal corresponding to the sampling frequency of 48.0 KHz to a digital audio interface.例文帳に追加

クロックリカバリ回路１１３は、USBインタフェース６８から供給された基準信号を基に、44.1KHzのサンプリング周波数に対応するクロック信号、および48.0KHzのサンプリング周波数に対応するクロック信号を生成し、生成した44.1KHzのサンプリング周波数に対応するクロック信号、および48.0KHzのサンプリング周波数に対応するクロック信号をデジタルオーディオインタフェースに供給する。 - 特許庁

A display device drive circuit of the present invention includes: a clock period control circuit 51 that generates clock signals having different periods in accordance with gradation values from a reference clock to be input, and outputs the generated clock signals; a first counter circuit 2 that counts the clock signals; and a source output circuit 6 that outputs source voltage based on an output signal from the first counter circuit 2 and image data.例文帳に追加

本発明にかかる表示装置駆動回路は、入力される基準クロックから、階調値に応じた異なる周期のクロック信号を生成し、出力するクロック周期制御回路５１と、前記クロック信号をカウントする第１カウンタ回路２と、第１カウンタ回路２の出力信号と画像データとに基づき、ソース電圧を出力するソース出力回路６を備える。 - 特許庁

To provide a reference clock recovery method, a packet multiplex device, a packet separation device and transmission system, which allow synchronization of a plurality of decoders of the reception side with STCs of each encoder of the transmission side in a single clock recovery section when a plurality of kinds of signals distributed from the transmission side having one reference clock are received on the reception side.例文帳に追加

一つの基準クロックを有する送信側から配信された複数の種類の信号を受信側で受信する際に、単一のクロック復元部で受信側の複数の復号器が送信側の各符号器のＳＴＣと同期可能である基準クロック復元方法、パケット多重装置、パケット分離装置及び伝送システムを提供することを目的とする。 - 特許庁

The method of synchronizing comprises sending, to the local data processor 4 from the source data processor 2, timing packets each, including at least fields containing the destination address of the local processor and reference clock data indicating the time the packet, is launched on to the network, and controlling the frequency of the local clock generator 30 in dependence on the reference clock data.例文帳に追加

同期方法は、送信元データプロセッサ２から局所データプロセッサ４に、少なくとも局所プロセッサの宛先アドレスを含むフィールドと、パケットを非同期パケット交換網に送信した時刻を表す基準クロックデータを含むフィールドとを有するタイミングパケットを送信し、基準クロックデータに基づいて、局所クロック発生器３０の周波数を制御する。 - 特許庁

According to these two signals, a charge pump circuit (30) carries out push operation (or pull operation) to a loop filter (40) from the rising (or falling) of the reference clock signal to the change of the delay clock signal, and carries out pull operation (or push operation) from the change of delay lock signal to the rising (or falling) of the reference clock signal.例文帳に追加

チャージポンプ回路（３０）は、ループフィルタ（４０）に対して、これら二つの信号に従って、基準クロック信号の立ち上がり（又は立ち下がり）から遅延クロック信号の変化までの間プッシュ動作（又はプル動作）を、遅延クロック信号の変化から基準クロック信号の立ち下がり（又は立ち上がり）までの間プル動作（又はプッシュ動作）を行う。 - 特許庁

To provide a phase holding type PLL circuit which can reduce a locking time by starting the following operation of a voltage-controlled oscillator in a direction where correct locking to a reference clock of a changed frequency is possible in the case of stopping the reference clock and thereafter restarting it with the frequency changed.例文帳に追加

基準クロックを停止させた後、周波数を変更して再開させた場合に、周波数の変更された基準クロックに正しくロックできる方向に電圧制御発振器の追従動作を開始させることができ、ロックタイムを短縮することができる位相保持型ＰＬＬ回路を提供する。 - 特許庁

To provide a radio receiving device whose cost can be lowered by eliminating the need for a voltage-controlled crystal oscillator for reference clock signal generation of a digital broadcast receiving device and which can suitably restore video and audio by generating a clock signal of high frequency precision based upon the time reference sent from a transmission side.例文帳に追加

デジタル放送受信装置における基準クロック信号生成用の電圧制御型水晶発振器を不要にしてコストを下げることができ、送信側から送信される時刻基準に合わせた高い周波数精度のクロック信号を生成し、映像及び音声を適切に復元する。 - 特許庁

An abnormal signal output circuit 35 compares each clock time tn from the timer circuit 33 with the reference time Tk during a detection mode, determines that conveyance is abnormal when the clock time tn reaches the reference time Tk, and outputs a line abnormality signal SG1.例文帳に追加

そして、検出モード時に、異常信号出力回路３５はタイマ回路３３からのその時々の計時時間ｔｎと基準時間Ｔｋを比較し、計時時間ｔｎが基準時間Ｔｋに達したとき、搬送異常と判断してライン異常信号ＳＧ１を出力する。 - 特許庁

One exemplary system embodiment 100 includes a locked loop logic 110 (e.g., phase locked, delay locked) that may receive a reference clock signal 120, process the reference clock signal 120 into signals with different phases, and make those signals available to a selection logic 130.例文帳に追加

１つの例示的なシステムの実施形態100は、基準クロック信号120を受信し、基準クロック信号120を処理して異なる位相を有する信号にし、及び、それらの信号を選択ロジック130で利用可能にすることができる同期ループロジック110（例えば、位相同期、遅延同期）を備える。 - 特許庁

Since the reference clocks in the transmission system reproduction and the storage system reproduction in the present invention are generated from a clock of one VCXO 25 in either case, the continuity of a reference clock and a synchronizing signal is maintained even when a reproduction mode is changed and synchronous systems are switched.例文帳に追加

本発明では、伝送系再生および蓄積系再生における基準クロックが、いずれの場合においても１つのVCXO２５のクロックから生成されているので、再生モードが切り替わり、同期システムが切り替わるときでも、基準クロックと同期信号の連続性が保たれる。 - 特許庁

A distance sensor 100 is configured so that a frequency division ratio N of a frequency divider 4 for 1/N frequency division of a reference clock signal F1 generated by an oscillator 2 and a frequency division ratio N of a frequency divider 10 for 1/N frequency division of a reference clock signal F2 generated by a PLL 8 are variable.例文帳に追加

距離センサ１００は、発振器２が生成した基準クロック信号Ｆ１を１／Ｎ分周する分周器４の分周比Ｎと、ＰＬＬ８が生成した参照クロック信号Ｆ２を１／Ｎ分周する分周器１０の分周比Ｎとを可変として構成される。 - 特許庁

Phase difference variation (Tc, Tk, Tm, Ty) is operated for each color by determining the difference between the current phase difference between the measured reference clock signal and the SOS signal and the initial phase difference (ΔTc, ΔTk, ΔTm, ΔTy) between the reference clock signal (CLK) and the SOS signal (step 104).例文帳に追加

計測した基準クロック信号とＳＯＳ信号との現在の位相差と、基準クロック信号（ＣＬＫ）とＳＯＳ信号との初期位相差（ΔＴｃ、ΔＴｋ、ΔＴｍ、ΔＴｙ）との差分を求めることで、各色毎に位相差変動量（Ｔｃ、Ｔｋ、Ｔｍ、Ｔｙ）を演算する（ステップ１０４）。 - 特許庁

The serial communication interface is provided with: a baud rate generator (202) which counts the clocks for operation, and generates a reference clock for specifying unit transfer time based on the counted clocks for operation; and a transmission/reception controller (201) for performing transmission/reception control according to the generated reference clock.例文帳に追加

上記シリアルコミュニケーションインタフェースに、上記動作用クロックをカウントし、それに基づいて、上記単位転送時間を規定するための基本クロックを生成するボーレートジェネレータ（２０２）と、生成された基本クロックに従って送受信制御を行うための送受信コントローラ（２０１）とを設ける。 - 特許庁

One controller (1A) in the controllers 1 is set as a master controller and generates a drive signal for the motor 10 based on a reference clock having the same phase among the controllers by supplying the reference clock generated in the controller 1A of the master controller to other controller (1B).例文帳に追加

また各コントローラ１のうちの１つ（コントローラ１Ａ）を「マスター」のコントローラとして、このマスターのコントローラ１Ａで生成した基準クロックを他の各コントローラ１Ｂにも供給することにより、各コントローラ１間で位相の統一された基準クロックをベースにしてモータ１０に対する駆動信号を生成する。 - 特許庁

An internal circuit 1 is operated based on a first reference clock signal CLK, an input/output circuit 15 performs output operation of data DQ outputted from the internal circuit 1 and data input/output operation for the internal circuit 1 based on a second reference clock signal DQS.例文帳に追加

内部回路１は、第一の基準クロック信号ＣＬＫに基づいて動作し、入出力回路１５は、第二の基準クロック信号ＤＱＳに基づいて、内部回路１から出力されるデータＤＱの出力動作と、内部回路１へのデータ入力動作とを行う。 - 特許庁

To provide an optical disk device capable correcting deviations of the frequency and the phase of an internal reference clock signal quickly by using a frequency comparator 4 and a PLL circuit 9 at the time of adjusting the frequency and the phase of the reference clock signal after the reading of the defective part of the disk medium is completed.例文帳に追加

周波数比較器４とＰＬＬ回路９を用い、内部基準クロック信号の周波数と位相の調整時に、ディスク媒体の欠陥部の読取り終了後、迅速に内部基準クロック信号の周波数や位相のずれを補正できる光ディスク装置を提供する。 - 特許庁

The torque instruction data is generated by adding speed error data, which a speed error detecting part 40 outputs according to a first reference clock and an FG signal, and phase error data, which a phase error detecting part 60 outputs according to a second reference clock and the FG signal in an adder circuit 80.例文帳に追加

トルク指令データは、第１の基準クロックとＦＧ信号とに応じて速度誤差検出部４０が出力する速度誤差データと第２の基準クロックとＦＧ信号とに応じて位相誤差検出部６０が出力する位相誤差データとが加算回路８０で加算されて生成される。 - 特許庁

1st to Pth (P is an integer) sub-counters (SC1-SCP) provided in parallel and capable of counting M clocks are included, respectively and 1st to Pth clocks (IC1-ICP) having the same cycle as a reference clock and shifting their phases sequentially for 1/P cycle of the reference clock are supplied to each of the sub-counters.例文帳に追加

それぞれクロックをＭカウント可能で且つ並列に設けられた第１〜第Ｐ（Ｐは整数）のサブカウンタ（ＳＣ１〜Ｐ）を有し、各サブカウンタには基準クロックと同じ周期を有し且つ基準クロック周期の１／Ｐずつ順次位相をずらした第１〜第Ｐのクロック（ＩＣ１〜Ｐ）が供給される。 - 特許庁

A pattern by 2^n-1 bits of one period of the PN pattern from the least significant bit of the PN pattern generated at an m-th reference clock (hereinafter this pattern is called 'A pattern') is employed for a pattern in 2^n-1 bits from the most significant bit of the pattern generated at an (m+1)th reference clock.例文帳に追加

第ｍ番目の基準クロックで発生したＰＮパターンの最下位ビットからＰＮパターンの１周期分の２^ｎ−１ビット分のパターン（以下、このパターンを「Ａパターン」という）を、第ｍ＋１番目の基準クロックで発生させるパターンの最上位ビットから２^ｎ−１ビット分のパターンとする。 - 特許庁

In the frequency measuring circuit, plural frequency measuring units 10, 20, and K0 and provided which count a reference clock Cb in a counting period which has a prescribed wave number of an input signal Cin, and the counting periods in frequency measuring units are shifted from one another to count the reference clock.例文帳に追加

入力信号Cinの所定波数を有するカウント期間において、基準クロックCbをカウントする周波数測定ユニット１０，２０，Ｋ０を複数設け、各周波数測定ユニットは、それぞれのカウント期間をずらして基準クロックをカウントすることを特徴とする周波数測定回路である。 - 特許庁

The recorders are synchronized to a common reference clock, a triggering message comprising at least a time stamp is transmitted to the recorders via the wireless connection to control the recorders to perform the capturing at the time determined by the time stamp in relation to the common reference clock.例文帳に追加

記録装置を共通基準クロックと同期させ、少なくともタイムスタンプを含むトリガ・メッセージを、無線接続を介して記録装置へ送信して、共通基準クロックと関連してタイムスタンプが定めた時点にキャプチャを行うように記録装置の制御が行われるものである。 - 特許庁

A low order harmonic remover 20 is supplied with a baseband signal and a reference clock signal having a period shorter than that of the baseband signal and outputs a voltage approximate to a sine wave signal in synchronism with the reference clock signal depending on variation in sign of the baseband signal.例文帳に追加

低次高調波除去器２０は、ベースバンド信号とベースバンド信号の周期より短い周期を有する基準クロック信号とが供給され、ベースバンド信号の符号の変化に応じて基準クロック信号に同期して正弦波信号を近似した電圧を出力する。 - 特許庁

Each of the mechanism 64 generates a correcting printing clock signal by using as a trigger, a drive roll reference position signal from the reference position detecting sensor 38, and outputs it to an inkjet recording head 32.例文帳に追加

印字タイミング生成機構６４では、基準位置検出センサ３８からの駆動ロール基準位置信号をトリガとして補正印字クロック信号を生成し、インクジェット記録ヘッド３２へ出力する。 - 特許庁

A phase comparison reference clock generation circuit 13 generates N (four) reference clocks C1/C2/C3/C4 from the frequency-divided clocks A4(-1)/A1(0)/etc./A1(+1) according to prescribed combinations and an arithmetic rule.例文帳に追加

位相比較基準クロック生成回路１３は、分周クロックＡ４（−１）／Ａ１（０）／・・・／Ａ１（＋１）から所定の組み合わせと演算規則に従いＮ個（４個）の基準クロックＣ１／Ｃ２／Ｃ３／Ｃ４を生成する。 - 特許庁

A control gain and a control range can be set by adjusting the frequency of the first and second reference clocks in a wide control range where the frequency of the third reference clock is fixed.例文帳に追加

第３の基準クロックの周波数を固定したままの広範な制御レンジで、第１及び第２の基準クロックの周波数を調整することによって、制御ゲイン及び制御範囲を設定できる。 - 特許庁

In the asynchronous signal transmission system for transmitting signals between asynchronous signal transmitters operating with synchronous clocks, reference timing generators 11, 21 generate timing that becomes a base point for reading values from transmission control registers 14, 24 and reception control registers 15, 25 with a reference clock C0 as a base.例文帳に追加

基準タイミング生成部１１，２１は基準クロックＣ０を基にして送信制御レジスタ１４，２４及び受信制御レジスタ１５，２５から値を読出す基点となるタイミングを生成する。 - 特許庁