「reference clock」に関連した英語例文の一覧と使い方(18ページ目) - Weblio英語例文検索

The pulse motor 108 is driven by a reference clock generated by the timing circuit 112 and the CCD 111 and the A-D conversion section 119 are driven by a spectrum spread clock generated by the SSCG section 140.例文帳に追加

タイミング回路１１２で発生する基準クロックでパルスモータ１０８を駆動させ、ＳＳＣＧ部１４０で発生するスペクトラム拡散クロックでＣＣＤ１１１およびＡ／Ｄ変換部１１９を駆動する。 - 特許庁

To provide a PWM DC voltage control apparatus capable of improving a resolution without increasing a clock frequency of a reference clock or without extending a pulse cycle of PWM output.例文帳に追加

本発明は、基準クロックのクロック周波数を上げたり、ＰＷＭ出力のパルス周期を長くしたりすることなく、分解能を上げ得るＰＷＭ直流電圧制御装置を提供する。 - 特許庁

To obtain a frequency difference detector which outputs a pull out alarm signal, when the frequency of a PLL output clock signal is deviated, not less than a specified value from the frequency of a reference clock signal.例文帳に追加

基準クロック信号の周波数に対してＰＬＬ出力のクロック信号の周波数が規定値以上ずれた場合に、同期はずれアラーム信号を出力する周波数差検知装置を得ること。 - 特許庁

In the image reader, a system control unit 1 includes an SSCG section 140 which generates a spectrum spread clock and a timing circuit 112 which generates a reference clock to control the SSCG section 140.例文帳に追加

画像読取装置において、システム制御ユニット１は、スペクトラム拡散クロックを発生するＳＳＣＧ部１４０と、基準クロックを発生しＳＳＣＧ部１４０を制御するタイミング回路１１２とを備える。 - 特許庁

A control circuit applies ratio information to each interpolating circuit based on the compared result of the phase comparator circuit so that the phase of the reference clock signal can be made coincident with the phase of the delay clock signal.例文帳に追加

制御回路は、位相比較回路の比較結果に基づいて、各補間回路に比率情報をそれぞれ与えて、基準クロック信号と遅延クロック信号との位相を一致させる制御を行う。 - 特許庁

By using this approximated server time and the internal time timed in the internal clock 11, each cellular phone is made to synchronize with the time which is to become the reference of a portable phone side to the server time timed by the server clock 51.例文帳に追加

この近似されたサーバ時刻と内部時計１１で計時される内部時刻とを用いて携帯電話側の基準となる時刻をサーバ時計５１で計時されるサーバ時刻に同期させる。 - 特許庁

To attain clock synchronization in a transceiver and to prevent a PCR (Program Clock Reference) jitter in transmission/reception, for a packet transmitting device for an MPEG2-TS packet via a transmission path in which jitter may exist.例文帳に追加

ジッタが存在する可能性のある伝送路を経由したＭＰＥＧ２−ＴＳパケットのパケット伝送装置において、送受信機のクロック同期を図り、送受信におけるＰＣＲジッタを抑止する。 - 特許庁

To provide an analog DLL circuit of a reduced circuit scale and a reduced power consumption which is a delay locked loop circuit, and controls a phase of a clock signal with respect to that of a reference clock signal.例文帳に追加

基準クロック信号の位相に対して、クロック信号の位相を制御する遅延ロックループ回路であって、回路規模の縮小化及び低消費電力化を図かったアナログDLL回路を提供する。 - 特許庁

To provide a semiconductor memory device equipped with a circuit adjustable so that a reference signal is coincident with an intersection of a system clock signal to be input and an inverted system clock signal.例文帳に追加

入力されるシステムクロック信号と反転されたシステムクロック信号との交差点と、基準信号とが一致するように調整可能な回路を備えた半導体メモリ装置を提供すること。 - 特許庁

To provide a waveform shaping circuit which can secure a setup time and a hold time, prescribing the timing between a system clock and a reference clock, at the same time for all channels irrelevantly to the environment of the channels.例文帳に追加

各チャンネルの環境によらず、システムクロックと基準クロックとの間のタイミングを規定するセットアップタイムとホールドタイムとを、全チャンネル同時に確保することを可能とする波形整形回路を提供すること。 - 特許庁

To provide a synchronization circuit that synchronizes required input data in a subsequent system clock irrespective of an effect of metastability caused at a reference edge of the system clock.例文帳に追加

システムクロックの基準エッジにおいて発生したメタステーブルの影響を受けることなく、次のシステムクロックで所望の入力データを同期化することが可能な同期化回路を提供することを目的とする。 - 特許庁

The dependent terminal 1b determines the standby time for synchronous reproduction based on the reference system clock and response processing time in the synchronization information, and its own system clock.例文帳に追加

従属端末装置１ｂは、基準端末装置１ａからの同期情報の基準システムクロックおよび応答処理時間と、自身のシステムクロックとに基づいて、同期再生のための待機時間を決定する。 - 特許庁

To improve the detection accuracy of a PLL out-of-synchronism detection circuit in a PLL circuit for obtaining an output clock that is phase-synchronized with a reference clock from a voltage controlled oscillator.例文帳に追加

電圧制御発振器から基準クロックと位相同期した出力クロックを得るＰＬＬ回路において、ＰＬＬ同期はずれ検出回路の検出精度を向上させることを目的とする。 - 特許庁

A reference clock having the same frequency as the data rate frequency of the input data is phase-adjusted to generate a regenerated clock, with which the input data is written to an FIFO 101.例文帳に追加

入力データのデータレート周波数と同じ周波数の参照クロックを入力データにより位相合わせして再生クロックを作成し、該再生クロックにより前記入力データをＦＩＦＯ１０１に書き込む。 - 特許庁

A clock transfer circuit 20 caortures an output signal TCPOUT from the latch circuit 14 at an edge timing of the output signal from the oscillator 12, and retimes it by a clock SYSCLK used as a reference.例文帳に追加

クロック乗せ換え回路２０は、ラッチ回路１４の出力信号ＴＣＰＯＵＴを、発振器１２の出力信号のエッジのタイミングで取り込み、基準となるクロックＳＹＳＣＬＫでリタイミングする。 - 特許庁

A frequency multiplication part 110 multiplies the frequency of the reference clock signal to a frequency corresponding to a data signal to be a multiplied clock signal, and uses an input selecting part 111 to selects an input.例文帳に追加

周波数逓倍部１１０により、参照クロック信号の周波数をデータ信号相当の周波数に逓倍して逓倍クロック信号とする他、入力選択部１１１を用いて入力を選択する。 - 特許庁

If the discrimination result on the temperature is equal to or higher than the reference value, a control part 5 changes the frequency divider ratio of a clock frequency divider circuit 7, so that the frequency of a system clock is made lower than that at the normal times.例文帳に追加

同判定部４による判定が基準値以上であるときには、システムクロックの周波数を通常時より低くするように制御部５がクロック分周回路７の分周比を変更する。 - 特許庁

A synchronizing clock circuit 22 (synchronizing signal generating apparatus for serial communication) comprises: a reference clock circuit 220; a phase comparator 221; a PLL filter 222; a VCO 223; and a frequency divider circuit 224.例文帳に追加

同期クロック回路２２（シリアル通信用同期信号発生装置）は、基準クロック回路２２０と、位相比較器２２１と、ＰＬＬフィルタ２２２と、ＶＣＯ２２３と、分周回路２２４とから構成されている。 - 特許庁

The PLL 112 converts a frequency of a reference clock signal outputted from a quartz oscillator 104 on the basis of the frequency division data and outputs a frequency-converted clock signal (frequency division CLK).例文帳に追加

ＰＬＬ１１２は水晶発振器１０４から出力される基準クロック信号の周波数を分周データに基づいて変換し、周波数変換されたクロック信号（分周ＣＬＫ）を出力する。 - 特許庁

The clock frequency of a clock generator for a main body part of a telephone set is set to a frequency which is the integer multiple of a reference frequency for the FM radio receiver and is the integer multiple of a frequency for demodulation.例文帳に追加

電話機本体部用のクロック発生器のクロック周波数を、ＦＭラジオ受信機用の基準周波数の整数倍であり、かつ復調用周波数の整数倍である周波数に設定する。 - 特許庁

The clock signal generating part generates a complex signal by mixing the modulated electric signal with the reference electric signal and subsequently outputs a clock signal of the first frequency or the second frequency.例文帳に追加

クロック信号生成部は、変調電気信号と基準電気信号をミキシングすることにより合成信号を生成した後、第１の周波数又は第２の周波数のクロック信号を出力する。 - 特許庁

An adjuster M5 delays a reference clock T12 by a J-th delay value according to the signal T10 of the (J-1)th time (1≤J≤N), and supplies it to the A/D converter M2 as the clock T13.例文帳に追加

調整器Ｍ５は、（Ｊ−１）回目（１≦Ｊ≦Ｎ）の信号Ｔ１０に応じて、基準クロックＴ１２を第Ｊ遅延値だけ遅らせてクロックＴ１３としてＡ／Ｄ変換器Ｍ２に供給する。 - 特許庁

An n-bit up-counter 104 takes in the decoded division number n as an initial value at the rise of a 2^n-divided clock before presetting, and counts a reference clock by +1 from the initial value.例文帳に追加

ｎビットアップカウンタ１０４は、デコードされた分周数ｎを設定前の２^ｎ分周したクロックの立上がりで初期値として取り込み、この初期値から基準クロックを＋１ずつカウントする。 - 特許庁

In the clock generation circuit, a DPPL circuit is provided with a VCO 300 for converting a reference clock inputted from the external into multiplied frequency and inputting the converted frequency to a delay circuit 110.例文帳に追加

この出願に開示されたクロック生成回路は、ＤＰＰＬ回路に、外部入力の基準クロックを逓倍の周波数に変換して遅延ゲート１１０に入力するＶＣＯ３００を設ける。 - 特許庁

The jitter exceeding a prescribed amount of jitter is superposed in the serial data input into the deserializer 106, as the jitter impressed to the reference clock signal is superposed to the multiplied clock signal.例文帳に追加

当該逓倍クロック信号には基準クロック信号に印加されたジッタが重畳されているためデシリアライザ１０６に入力されるシリアルデータには所定量のジッタを超える量のジッタが重畳されている。 - 特許庁

In the re-synchronization process, a delay section 200 is used to restore the loop gain of the loop filter 100 in a timing when a phase of the clock output signal is just close to a phase of the new reference clock.例文帳に追加

再同期過程では、遅延部２００により、クロック出力信号２４の位相が新たな基準クロックの位相に丁度近くなったタイミングで、ループフィルタ１００のループ利得が元に戻るようにした。 - 特許庁

To suppress the effect of jitter at a point for switching the clock period through simple circuitry upon occurrence of such a dot clock as the number of pulses of a reference signal reaches a specified count in a specified time.例文帳に追加

簡易な回路構成で、所定時間内に基準信号のパルス数が所定数になるようなドットクロックを生成した場合に、クロック周期を切り換えるポイントでのジッタの影響を低減する。 - 特許庁

The switches 661-66N whose coefficient is set to +1 provide an output of the reference voltage Vref when the clock signal CLK is at an H level and provide an output of input voltages V1-VN when the clock signal CLK is at an L level.例文帳に追加

係数値が＋１に対応しているスイッチ６６_1 〜６６_N は、クロック信号ＣＬＫが”Ｈ”の間、基準電圧Ｖｒｅｆ側を出力し、”Ｌ”の間、入力電圧Ｖ_1 〜Ｖ_N を出力する。 - 特許庁

A clock pulse (a) from a rotary encoder 4 is sent to a timing signal generating section 6, after the frequency of the pulse (a) is divided by means of a reference pulse frequency dividing section 5.例文帳に追加

ロータリエンコーダ４からのクロックパルスａは参照パルス分周部５で分周されてタイミング信号作成部６に送られる。 - 特許庁

When the compared result is less than the reference ratio, the frequency of a clock signal from a VCO 7c is reduced to previously set frequency.例文帳に追加

同比較結果が前記基準比率以下であるときには、ＶＣＯ7cのクロック信号の周波数を予め設定した周波数に下げる。 - 特許庁

Also, frequency control of the reference clock can be performed using the other means (e.g. detection of a wobble signal of a track) instead of this.例文帳に追加

また、これに換えて他の手段（例えば、トラックのウォブル信号の検出）を用いて基準クロックの周波数制御を行うこともできる。 - 特許庁

Moreover, the storage device is configured so as to stop a reference clock or change the interval when the servo mark detection timing is changed.例文帳に追加

また、サーボマーク検出タイミングの変更をおこなう場合に、基準クロックの停止あるいは間隔変更をおこなうよう構成する。 - 特許庁

To distribute a clock signal without differential delays with reference to a synchronous element inside each block when hierarchy is designed in a large-scale high-speed LSI.例文帳に追加

大規模高速LSIにおいて、階層設計を行った場合、各ブロック内の同期素子に対して遅延差なくクロック信号を分配する。 - 特許庁

To provide a small circuit scale diagnostic circuit or the like that can diagnose a frequency range of an oscillation signal without requiring a reference clock.例文帳に追加

リファレンスクロックを要することなく発振信号の周波数範囲を診断できる、回路規模の小さな診断回路等を提供する。 - 特許庁

A phase comparator 16 compares the output signal of the frequency divider 14 with a reference clock signal, and outputs a voltage corresponding to a phase difference.例文帳に追加

位相比較器１６は、分周器１４の出力信号を、基準クロック信号と比較し、位相差に応じた電圧を出力する。 - 特許庁

To perform a period measurement with favorable accuracy even when an oscillation frequency of a clock device generating a reference frequency shifts from a center value.例文帳に追加

基準周波数を作るクロック装置の発振周波数が中心値からずれた場合でも精度の良い周期計測を行う。 - 特許庁

A frequency dividing circuit 120 divides the frequency of the reference clock F0 to generate clocks F1 and F1n which are opposite in phase from each other.例文帳に追加

分周回路１２０により、基準クロックＦ０を分周して、互いに逆位相の関係にあるクロックＦ１とＦ１ｎを生成する。 - 特許庁

A DPLL 5 phase- controls a toothless clock part by the use of the inputted reference OSC and generates the smoothed clocks.例文帳に追加

ＤＰＬＬ５は、入力される基準ＯＳＣを使用して歯抜けクロック部分に対し位相制御を行い、平滑化クロックを生成する。 - 特許庁

To enable operation with a reference clock of low frequency, to accurately make phase comparison, and to increase the phase precision of a VCO output.例文帳に追加

周波数の低い基準クロックで動作し、かつ位相比較を正確に実施でき、しかもＶＣＯ出力の位相精度を高める。 - 特許庁

At this time, an adjustment amount of the internal clock signal DCLK per adjustment changes when the detection potential is higher than the reference potential.例文帳に追加

このとき、検出電位が基準電位よりも大きいときには内部クロック信号ＤＣＬＫの１回あたりの調整量が変化する。 - 特許庁

A counter 4 counts a reference clock, which inputs only oscillations of the AT quartz resonator 3 in an initial time, as a source of time counting.例文帳に追加

カウンタ４は、ＡＴ水晶振動子３の発振を初期時のみ入力される基準クロックを計時の源としてカウントする。 - 特許庁

To prevent the call omission of calling signals even if the accuracy of the reference clock signals of a base station is substantially degraded.例文帳に追加

基地局の基準クロック信号の精度が著しく悪化している場合においても、呼出し信号の呼び抜けの防止を可能にする。 - 特許庁

A reproduction time (t(PTS)) indicated by the time stamp is compared with a time (t(IPCR)) indicated by a local reference clock (2).例文帳に追加

タイムスタンプによって示される再生時刻（ｔ（ＰＴＳ））は、局部基準クロック（２）によって示される時刻（ｔ（ＩＰＣＲ））と比較される。 - 特許庁

TS from the tuner 15 is supplied to a demultiplexer 16, and PCR (Program Clock Reference) separated by the demultiplexer 16 is set to a register 17.例文帳に追加

チューナ１５からのＴＳがデマルチプレクサ１６に供給され、デマルチプレクサ１６によって分離されたＰＣＲがレジスタ１７にセットされる。 - 特許庁

The optical system 33 is laid on the optical path for scanning exposure by a laser beam LB according to the frequency of a reference clock.例文帳に追加

光学系３３は、基準クロックの周波数に従ってレーザビームＬＢの走査露光を行うために光路上に配置されている。 - 特許庁