S.C.K.とは 意味・読み方・使い方

In the receiving apparatus 3, a system clock (SCK) is prepared on the basis of the bit clock, and the digital audio signals are converted to analog audio signals and outputted on the basis of the LRCK, the BCK and the SCK.例文帳に追加

受信装置３では、ビットクロックに基づいてシステムクロック(SCK)が作成され、LRCK、BCK及びSCKに基づいて、デジタルオーディオ信号がアナログオーディオ信号に変換されて出力される。 - 特許庁

One clock is used as a system clock SCK (sys) of the ASICs 52 and a communication clock SCK (com) between the DSP 51 and ASICs 52 carried out in common.例文帳に追加

ＡＳＩＣ５２におけるシステムクロックＳＣＫ（ｓｙｓ）と、ＤＳＰ５１とＡＳＩＣ５２との間の通信クロックＳＣＫ（ｃｏｍ）とは共通とされる。 - 特許庁

A clock generation unit 11 causes a clock SCK to transit to a second voltage level when a clock RCK transits to a first voltage level, and causes the clock SCK to transit to the first voltage level when the transition of a clock ICK from the first voltage level to the second voltage level occurs n times.例文帳に追加

クロック生成部11は、クロックRCKが第１の電圧レベルへ遷移するとクロックSCKを第２の電圧レベルへ遷移させ、クロックICKの第１の電圧レベルから第２の電圧レベルへの遷移がｎ回発生するとクロックSCKを第１の電圧レベルへ遷移させる。 - 特許庁

A delay control unit 13 controls the variable delay time of the clock generation unit 12 such that the proportion of the first voltage level period of the clock SCK relative to a cycle of the clock RCK approaches a predetermined proportion.例文帳に追加

遅延制御部13は、クロックRCKの周期に対するクロックSCKの第１の電圧レベル期間の割合が予め定められた割合に近づくようにクロック生成部12の可変遅延時間を制御する。 - 特許庁

In the display device, for the period T30 between a STATE 0 and a STATE 1, unwanted source clocks SCK are sent out by fixing the potential of the source clocks SCK while making a source clock sending signal CLKON "zero (inactive)".例文帳に追加

ＳＴＡＴＥ０およびＳＴＡＴＥ１の期間Ｔ３０は、ソースクロック送出信号ＣＬＫＯＮを「０（非アクティブ）」として、ソースクロックＳＣＫの電位を固定し、不要なソースクロックＳＣＫを送出しないようにする。 - 特許庁

Then, the frequency dividing circuit becomes operable just before the rising of the system clock signal SCK after the reset signal/RST becomes "H", and a frequency division clock signal DCK is synchronized with the system clock signal SCK.例文帳に追加

従って、リセット信号／ＲＳＴが“Ｈ”となった後、システムクロック信号ＳＣＫの立ち上がりの直前に分周回路が動作可能となり、分周クロック信号ＤＣＫはシステムクロック信号ＳＣＫに同期する。 - 特許庁

When using the system clock SCK transmitted from the video signal input processing circuit 10 as a sampling clock of the external ADC 11, phases of an input clock inputted from the external ADC 11 and the system clock SCK are compared, and the phase of the system clock SCK to be transmitted as the sampling clock is controlled.例文帳に追加

外部ＡＤＣ１１のサンプリングクロックとして映像信号入力処理回路１０から伝送したシステムクロックＳＣＫを使用する場合に、外部ＡＤＣ１１から入力する入力クロックとシステムクロックＳＣＫの位相を比較して前記サンプリングクロックとして伝送すべきシステムクロックＳＣＫの位相を制御する。 - 特許庁