ゲート電圧条件の英語

電圧選択回路１２１により出力ＭＯＳトランジスタのバックゲートバイアス電位を高温条件下でより高く与えることにより、出力ＭＯＳトランジスタに関する高温条件下でのリーク電流を抑える。例文帳に追加

By giving a higher back gate bias potential of the output MOS transistor under the high temperature condition by a voltage selecting circuit 121, the leakage current is suppressed under the high temperature condition regarding the output MOS transistor. - 特許庁

この際、フラッシュメモリ素子のフローティングゲートバイアス電圧は、ホットホール注入条件の第２電圧ないし第３電圧が維持されるようにし、ゲートバイアス電圧は、カップリング比に応じて調節されることが望ましい。例文帳に追加

In this erasure, the bias voltage of the floating gate of a flash memory element is set so that second voltage or third voltage being an injecting condition of a hot hole is kept, and gate bias voltage is desirably controlled in accordance with a coupling ratio. - 特許庁

ここで、トランジスタのしきい値電圧を所定値に設定できる、ゲート電極１０２の寸法とイオン注入条件との対応関係を予め求めておき、当該対応関係とゲート電極１０２の測定寸法とに基づいてイオン注入条件の設定を行なう。例文帳に追加

At this moment, correspondence relation between the size of the gate electrode 102 and an ion injection condition which can set the threshold voltage of a transistor to a prescribed value is previously found out, and the ion injection condition is set on the basis of the correspondence relation and the measured size of the gate electrode 102. - 特許庁

例えば、消去前書き込みを行う際の書き込み電圧条件として、通常書き込み動作時よりもゲート電圧が低く設定され、ベリファイ時のリファレンス電圧も低く設定される。例文帳に追加

For example, a gate voltage is set lower than that at the time of the ordinary writing operation and a reference voltage at the time of verification is also set low as the writing voltage conditions at the time of performing the writing before the erasing. - 特許庁

そして２つのダイオード素子ＰＤ１，ＰＤ２の応答特性の違いを抑えるような所定の電圧条件で、適切にゲート電圧Ｖｇ１，Ｖｇ２を制御する。例文帳に追加

The gate voltages Vg1, Vg2 are appropriately controlled under a prescribed voltage condition for suppressing a difference in response characteristics between the two diode elements PD1, PD2. - 特許庁

条件の全てが設定されているときに、ＡＮＤゲート回路２０がスイッチ２１を閉じて、書込消去用電圧端子１７からの書込消去用の電圧をフラッシュメモリ１４に供給する。例文帳に追加

When all the conditions are set, an AND gate circuit 20 closes a switch 21 to supply writing-erasing voltage to the flash memory 14 from a writing-erasing voltage terminal 17. - 特許庁

定電圧を出力する出力端子５の特性検査時において、ＮチャンネルＭＯＳＦＥＴのゲート電圧を制御して、そのドレイン電流を出力端子の検査条件の負荷電流と等しくすることができる。例文帳に追加

When inspecting a characteristic of the output terminal 5 which outputs a constant voltage, a gate voltage of the N-channel MOSFET is controlled, thereby enabling its drain current to be equal to load current in the inspection condition of the output terminal. - 特許庁

強誘電体（ＭＦＭＩＳ）ＦＥＴシミュレーション装置であって、強誘電体ＦＥＴの動作を正しくシミュレートすると共に、ＦＥＴ部としてのゲート電圧の差電圧を最適化するように条件出しを行うこと。例文帳に追加

To provide a ferroelectric (MFMIS) FET simulating device which is capable of making correct simulations of the operation of a ferroelectric FET and specifying conditions which optimize a differential voltage of the gate voltage of an FET. - 特許庁