「ゲート電圧条件」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

この結果、ゲート電圧が比較的高い条件下でＭＯＳ電界効果トランジスタを使用しても、消費電力を低くすることができる。例文帳に追加

As a result, even if a MOS field effect transistor is used under the condition where a gate voltage is kept comparatively high, power consumption can be lessened. - 特許庁

ゲート電圧が比較的高い条件下で使用される場合であっても、低消費電力にすることが可能なＤＴＭＯＳを提供することである。例文帳に追加

To obtain a DTMOS which can be lessened in power consumption, even if it is used under a condition where a gate voltage is kept comparatively high. - 特許庁

電圧選択回路１２１により出力ＭＯＳトランジスタのバックゲートバイアス電位を高温条件下でより高く与えることにより、出力ＭＯＳトランジスタに関する高温条件下でのリーク電流を抑える。例文帳に追加

By giving a higher back gate bias potential of the output MOS transistor under the high temperature condition by a voltage selecting circuit 121, the leakage current is suppressed under the high temperature condition regarding the output MOS transistor. - 特許庁

この際、フラッシュメモリ素子のフローティングゲートバイアス電圧は、ホットホール注入条件の第２電圧ないし第３電圧が維持されるようにし、ゲートバイアス電圧は、カップリング比に応じて調節されることが望ましい。例文帳に追加

In this erasure, the bias voltage of the floating gate of a flash memory element is set so that second voltage or third voltage being an injecting condition of a hot hole is kept, and gate bias voltage is desirably controlled in accordance with a coupling ratio. - 特許庁

ここで、トランジスタのしきい値電圧を所定値に設定できる、ゲート電極１０２の寸法とイオン注入条件との対応関係を予め求めておき、当該対応関係とゲート電極１０２の測定寸法とに基づいてイオン注入条件の設定を行なう。例文帳に追加

At this moment, correspondence relation between the size of the gate electrode 102 and an ion injection condition which can set the threshold voltage of a transistor to a prescribed value is previously found out, and the ion injection condition is set on the basis of the correspondence relation and the measured size of the gate electrode 102. - 特許庁

例えば、消去前書き込みを行う際の書き込み電圧条件として、通常書き込み動作時よりもゲート電圧が低く設定され、ベリファイ時のリファレンス電圧も低く設定される。例文帳に追加

For example, a gate voltage is set lower than that at the time of the ordinary writing operation and a reference voltage at the time of verification is also set low as the writing voltage conditions at the time of performing the writing before the erasing. - 特許庁

そして２つのダイオード素子ＰＤ１，ＰＤ２の応答特性の違いを抑えるような所定の電圧条件で、適切にゲート電圧Ｖｇ１，Ｖｇ２を制御する。例文帳に追加

The gate voltages Vg1, Vg2 are appropriately controlled under a prescribed voltage condition for suppressing a difference in response characteristics between the two diode elements PD1, PD2. - 特許庁

条件の全てが設定されているときに、ＡＮＤゲート回路２０がスイッチ２１を閉じて、書込消去用電圧端子１７からの書込消去用の電圧をフラッシュメモリ１４に供給する。例文帳に追加

When all the conditions are set, an AND gate circuit 20 closes a switch 21 to supply writing-erasing voltage to the flash memory 14 from a writing-erasing voltage terminal 17. - 特許庁

定電圧を出力する出力端子５の特性検査時において、ＮチャンネルＭＯＳＦＥＴのゲート電圧を制御して、そのドレイン電流を出力端子の検査条件の負荷電流と等しくすることができる。例文帳に追加

When inspecting a characteristic of the output terminal 5 which outputs a constant voltage, a gate voltage of the N-channel MOSFET is controlled, thereby enabling its drain current to be equal to load current in the inspection condition of the output terminal. - 特許庁

強誘電体（ＭＦＭＩＳ）ＦＥＴシミュレーション装置であって、強誘電体ＦＥＴの動作を正しくシミュレートすると共に、ＦＥＴ部としてのゲート電圧の差電圧を最適化するように条件出しを行うこと。例文帳に追加

To provide a ferroelectric (MFMIS) FET simulating device which is capable of making correct simulations of the operation of a ferroelectric FET and specifying conditions which optimize a differential voltage of the gate voltage of an FET. - 特許庁

ゲート電圧Vg及び入力電圧Vinは、第１ＭＯＳトランジスタのゲート−ソース間電圧及びソース−ドレイン間電圧が、第１ＭＯＳトランジスタを非飽和領域で動作させる範囲で印加されるとともに、第１ＭＯＳトランジスタの抵抗値における温度特性の温度特性が一定になる条件を満たす関係に設定される。例文帳に追加

The gate voltage Vg and input voltage Vin are set in a range to cause the first MOS transistor to operate with the gate-source voltage and the source-drain voltage in the first MOS transistor in the unsaturated zone, and are set so that the temperature characteristics at the resistance value of the first MOS transistor may become constant. - 特許庁

電圧検知回路１４は、出力端子ＯＵＴの電圧を検知し、第２の電源ＶＤＤの電圧に対応づけられるあらかじめ設定された条件において第２のトランジスタＱ１２をオンする信号を第２のトランジスタＱ１２のゲートに与える。例文帳に追加

A voltage detection circuit 14 detects the voltage of the output terminal OUT, and under a previously set condition corresponding to the voltage of a 2nd power supply VDD, supplies a signal for turning on the 2nd transistor Q12 to the gate of the 2nd transistor Q12. - 特許庁

複数メモリセルアレイブロックに分割されたフラッシュメモリに書き込みを行う場合、書き込みを行わないメモリセルアレイブロックのゲート電圧、ソース電圧の条件をドレイン電圧と同電位にすることで、ドレインディスターブの発生を抑制する。例文帳に追加

When write-in is performed for a flash memory divided into plural memory cell array block, occurrence of drain-disturb is suppressed by equalizing the gate voltage and the source voltage of a memory cell array block, to which write-in is not performed, to the drain voltage. - 特許庁

遅延回路部１３は，マイナス電圧生成部１１でのリレースイッチの動作が完了する時間分遅延して，ゲート条件をクランプ実行トリガ生成部１４に送る。例文帳に追加

A delay circuit 13 makes a delay for a time until the operation of the relay switch in the negative voltage generating part 11 is completed, and sends gate conditions to a clamping execution trigger generating part 14. - 特許庁

ゲート電圧が比較的高い条件下で使用される場合であっても、低消費電力にすることが可能なＤＴＭＯＳを提供することである。例文帳に追加

To provide a DTMOS(dynamic threshold voltage MOSFET) which has low power consumption, even when it is used under such a condition as a gate voltage is relatively high. - 特許庁

このとき、ゲート電圧Ｖｇの値を変化させると走査電流が連続的に変化するので、入力信号の波形を変えずにエージング条件を簡単に求めることができる。例文帳に追加

At this time, the aging condition can be found easily, without changing the wave form of the input signal since the scanning current is continuously changed by changing the value of the gate voltage Vg. - 特許庁

ゲート電圧が比較的高い条件下で使用される場合であっても、低消費電力にすることが可能なＤＴＭＯＳを提供することである。例文帳に追加

To obtain a DTMOS field-effect transistor of a structure, where power consumption of the transistor can be reduced, even when the transistor is used under the condition where a gate voltage is comparatively high. - 特許庁

ゲート閾値電圧の測定結果に基づいて不純物活性化の加熱条件を設定することで、単位ＦＥＴ構造の特性の不揃いを補償し、半導体装置の特性を揃えることができる。例文帳に追加

The heating condition of impurity activation is set on the result of measurement of the gate threshold voltage, whereby, the irregularity of characteristics of an unit of FET structure is compensated, and the characteristics of semiconductor device can be made uniform. - 特許庁

Ｖｔｈｎ＞Ｖｔｈｐの条件で、ＰＭＯＳトランジスタＰ１が導通しゲート端子Ｇ２に電源電圧ＶＤＤが印加されＰＭＯＳトランジスタＰ２がオフされる。例文帳に追加

On the condition of Vthn>Vthp, a PMOS transistor P1 is conducted, the power supply voltage VDD is applied to a gate terminal G2, and a PMOS transistor P2 is turned off. - 特許庁

この補助電源回路７８が発生する高電圧は、たとえば、ＰＷＭ制御信号のデューティが９０％以上であるという条件、または、ＦＥＴ７１１のゲート−ソース間の電圧が９Ｖ以上であるという条件の少なくとも一方が満たされた場合にトランジスタ７４１に供給される。例文帳に追加

The high voltage generated by the auxiliary power circuit 78 is supplied to the transistor in the case of satisfying at least one of a condition that the duty of a PWM control signal is 90% or more and a condition that voltage between the gate-source of the FET 711 is 9 V or higher. - 特許庁

残像現象を緩和するため、駆動ＴＦＴのゲート電極−ソース電極間に逆バイアス電圧をかける黒表示期間が挿入されるが、前記黒挿入は所定の条件が満たされたときのみ、マイコン１０の指令により一定期間行われる。例文帳に追加

A black display period in which reverse bias voltage is applied between a gate electrode of the drive TFT and a source electrode is inserted in order to relax residual phenomenon, but the black insertion is performed for a fixed period by a command of a microcomputer 10 only when the prescribed conditions are fulfilled. - 特許庁

基板上部に形成されるカソード電極と，カソード電極に電気的に接続される電子放出部と，カソード電極と絶縁層を介して離隔する第１ゲート電極と，カソード電極が形成される絶縁層上に，電子放出部と所定の距離を有して位置し，第１ゲート電極と同一電圧が印加される第２ゲート電極と，を備え，電子放出部と第２ゲート電極との距離が，数式１の条件を満足することを特徴とする。例文帳に追加

The electron emission element comprises cathode electrodes formed at the upper part of a substrate; electron emission parts electrically connected to the cathode electrodes; first gate electrodes spaced from the cathode electrodes through an insulating layer; second gate electrodes positioned on the insulating layer formed with the cathode electrodes, with a predetermined distance to the electron emission parts, wherein the same voltage is applied to the first gate electrodes and the second gate electrodes. - 特許庁

これにより、環境条件（温度）が変化した際に、残像を少なくするための転送トランジスタに印加する昇圧電圧と、暗電流による白点の増加を防ぐ負電圧を、電位差がほぼ等しくなるように制御することができ、ゲート酸化膜へのストレスを増やすことなく、画素の残像、白点の最適化を行うことができる。例文帳に追加

Thus, when environment conditions (temperature) change, a boosted voltage to be applied to the transfer transistor for reducing an afterimage and a negative voltage for preventing the increase of a white point due to dark currents can be controlled so that a potential difference can be made almost equal, and the afterimage and white point of the pixel can be optimized without increasing any stress on a gate oxide film. - 特許庁

２つのトランジスタ３，４を定電圧源VDD,VSSとリセットノードAとの間に接続してリセット回路を構成し、それら２つのトランジスタのゲートはそれぞれリセット信号RESETとその逆相の信号RESETBで別々に制御することで、リセット回路がリセット動作を行う条件を厳しくして、ノイズによる誤動作が生じにくいリセット回路を有する半導体集積回路を提供する。例文帳に追加

The semiconductor integrated circuit comprises the reset circuit constituted by connecting two transistors 3 and 4 between a constant-voltage source VDD and VSS and a reset node A by severely setting a condition in which the reset circuit is reset by separately controlling gates of the transistors 3 and 5 according to a reset signal RESET and its reverse phase signal RESETB so that a malfunction due to a noise is difficult to occur. - 特許庁

制御手段１は、連動スイッチ３と電動モータ２との間に設けられるものであって、所定の条件下において電流の流れるトライアック１１と、トライアック１１のゲートのところに所定のパルス電圧を加電するトリガー手段１２と、電動モータ２及びトライアック１１に対して直列に接続されるＰＴＣ素子１３と、からなる。例文帳に追加

The control means 1 is provided between the interlocking switch 3 and the electric motor 2, and formed of a TRIAC 11, through which the current is flowed under the predetermined condition, a trigger means 12 for applying the predetermined pulse voltage to a gate of the TRIAC 11, and a PTC element 13 connected in series to the electric motor 2 and the TRIAC 11. - 特許庁