このうち、遅延ブロック４１ ｎは、ディスエーブル調節部４３のヒューズ４３ａを切断することによりディスエーブルされて、基準クロック信号ＲＣＬＫの遅延パスとして作用しない。例文帳に追加

A delay block 41-n is disabled by cutting off a fuse 43a of a disable state control part 43 and does not act as a delay pass for a reference clock signal RCLK. - 特許庁

アーム回路２４は、イネーブル信号からディスエーブル信号の間を示す識別信号を発生する。例文帳に追加

An arm circuit 24 generates an identification signal which indicates a period between the enable signal and the disable signal. - 特許庁

カウンタは、クロック信号の入力回数が設定値を越えたとき、シフトレジスタをディスエーブルさせる。例文帳に追加

The counter disables the shift register when the input number of the clock signal exceeds a set value. - 特許庁

テスト期間終了時に書き込み電圧が所定の電圧に達していない場合、高電圧検出部は、ディスエーブル信号を活性化する。例文帳に追加

If the write-in voltage does not reach the prescribed voltage at the time of finish of the test period, the high voltage detection unit activates a disable signal. - 特許庁

接続が切断された場合、トランシーバ(103)は信号損失を検出し、1つを除く全てのチャンネルを介した送信がディスエーブルされる。例文帳に追加

When the connection breaks, the transceiver (103) detects the loss of signals and disables the transmissions over all channels except for one. - 特許庁

停止ワード・レコグナイザ１８は、シリアル・データ・ストリーム内の停止パターンを検出してディスエーブル信号を発生する。例文帳に追加

Then a stop word recognizer 18 detects a stop pattern in the serial data stream to generate a disable signal. - 特許庁

このディスエーブル回路２は、イネーブル回路１に制御信号が入力されてイネーブル回路１から次の制御信号が出力されるまでの間以外は、シフトレジスタの外部からディスエーブル回路２に高電圧が供給されることにより、イネーブル回路１をオフにするように構成されている。例文帳に追加

The disenable circuit 2 turns off the enable circuit 1 by the supply of a high voltage to the disable circuit 2 from the outside of the shift register in a period except a period in which a control signal is inputted to the enable circuit 1 and the next control signal is outputted from the enable circuit 1. - 特許庁

内部ストローブ発生回路は外部データストローブ信号に同期し、指定されたバースト長のデータが入力されるとディスエーブルされる内部データストローブ信号を発生する。例文帳に追加

The internal strobe generation circuit 611 synchronizes with the external deta strobe signal and generates, when the data of the designated burst length is inputted, the internal data strobe signal to be disabled. - 特許庁

受信制御回路１１０は、信号ＶＢＤＥＴがノンアクティブである場合にはイネーブル信号ＣＯＭＰＥＮＢ、ＳＥＥＮＢ１、ＳＥＥＮＢ２をノンアクティブにして受信回路３０をディスエーブル状態にする。例文帳に追加

When the signal VBDET is non-active, the reception control circuit 110 non-activates enable signals COMPENB, SEENB1, SEENB2 to bring the reception circuit 30 into a disable state. - 特許庁

カラムデコーダ81は、プレデコーディングされたアドレスDCAij、カラム選択ラインイネーブル制御信号PCSLE2、及びカラム選択ラインディスエーブル制御信号PCSLD2に応じて、カラム選択ラインCSL2iを駆動する。例文帳に追加

A column decoder 81 drives a pre-decoded address DCAij, a column select line enable control signal PCSLE2, and a column select line CSL 2i in accordance with the column select line disable control line PCSLD2. - 特許庁

トレーニング信号と定常状態信号の双方のディスエーブル化トーンを利用してＲＦＩを更に正しく評価するマルチキャリア方式情報送受信器を提供する。例文帳に追加

To provide a multi-carrier information transceiver which further correctly evaluates radio frequency interference (RFI) using disabled tones of both a training signal and a steady state signal. - 特許庁

接続が固定されて信号が現れる場合、トランシーバ(103)は信号の再出現を検出し、以前にディスエーブルされていた全チャンネルを再びイネーブルにする。例文帳に追加

When the connection is fixed and a signal reappears, the transceiver (103) detects the signal reappearance and re-enables all the channels that was previously disabled. - 特許庁

具体的には、ＮＯＲゲート２０は、ｒｄｐｚ（読出しコマンド）またはｏｄｐｚ（出力ディスエーブルコマンド）のどちらか一方の信号を受け取ると、ゲート１３をオープンにする。例文帳に追加

Concretely, when a NOR gate 20 receives either signal of rdpz (read command) or odpz (output disable command), the gate 20 opens a gate 13. - 特許庁

不揮発性半導体記憶装置を１チップ用いて、通常のフラッシュメモリを構成する場合は、入力バッファ１３及びアドレス信号A19加工論理回路１４がディスエーブル状態に設定される。例文帳に追加

When a normal flash memory is constituted using one chip of a non-volatile semiconductor memory, an input buffer 13 and an address signal A19 processing logic circuit 14 are set to a disable-state. - 特許庁

クロック信号の周波数情報を利用してワードラインのディスエーブルするタイミングを設定し、セル動作不良を防止することができる同期式半導体メモリ装置を提供すること。例文帳に追加

To provide a synchronous semiconductor memory in which timing at which a word line is disabled is set by utilizing frequency information of a clock signal and defect of cell operation can be prevented. - 特許庁

送信制御部１１５は、通信品質レベルに関する２つの独立した閾値（第１の閾値、および第２の閾値）を用いて、ホットプラグ検出信号のイネーブル／ディスエーブルを制御する。例文帳に追加

A transmission control unit 115 uses two independent thresholds (a first threshold and a second threshold) related to a communication quality level to control enable/disable of hot plug detection signals. - 特許庁

トライステートバッファ１２がディスエーブルとなっても、主データバス１３の信号ラインを所定レベルにシフトすることにより、テストインターフェイス回路２０の内部での貫通電流やゲートレベルの不定を回避する。例文帳に追加

Even if a try state buffer 12 becomes disabled, instability of pass-though current and gate level inside a test interface circuit 20 is prevented, by shifting a signal line of the main data bus 13 to the prescribed level. - 特許庁

ディスエーブル信号が活性化された場合、チャージポンプ回路は昇圧動作を停止し、それ以外の場合、チャージポンプ回路は昇圧動作を継続する。例文帳に追加

When the disable signal is activated, the charge pump circuit stops boosting operation, in the case other than the above, the charge pump circuit continues boosting operation. - 特許庁

メモリアクセスの禁止はメモリ制御信号の１以上のものの阻止、外部アクセス可能なデータインターフェースのディスエーブル等によって行うことができる。例文帳に追加

The memory access inhibition is performed by preventing the access for which memory control signal is one or above, and disabling a data interface capable of being accessed from an external, or the like. - 特許庁

送信制御部１１５は、通信品質レベルに関する２つの独立した閾値（第１の閾値、および第２の閾値）を用いて、ホットプラグ検出信号のイネーブル／ディスエーブルを制御する。例文帳に追加

A transmission control section 115 uses two independent thresholds (first threshold and second threshold) regarding a communication quality level to control whether a hot-plug detecting signal is to be enabled or disabled. - 特許庁

負荷判定回路５から出力される負荷判定信号Ｖloadは、トランジスタＱp1〜Ｑpn，Ｑn1〜Ｑnnをそれぞれオン・オフ制御するイネーブル状態と常時オフするディスエーブル状態とに切り替える。例文帳に追加

Load determining signals Vload outputted from a load determining circuit 5 switch the transistors Qp1 to Qpn and Qn1 to Qnn switches an enable state wherein the turn-on/off of each individual transistor is controlled to a disable state wherein the transistors are kept off. - 特許庁

例えば、クロック信号をＣＬＫＡからＣＬＫＢへ切り換える場合、ＳＥＬＡがＡＮＤゲート５６において端子２０のＣＬＫＡをディスエーブルにする。例文帳に追加

When, for example, the clock signal is switched from CLKA to CLKB, the handshake signal SELA disables the CLKA of a terminal 20 at an AND gate 56. - 特許庁

カードからの送信信号データTxDataはスイッチドキャパシタ電流駆動力増加ディスエーブル回路SC_dis1、2に供給され、スイッチドキャパシタによる電源電圧Vddの供給での電流駆動能力が小さな能力に変更される。例文帳に追加

When transmission signal data TxData from the card is supplied to switched capacitor current driving force increase disable circuits SC_dis1 and SC_dis2, the current driving capacity for supply of supply voltage Vdd by the switched capacitor is changed to small capability. - 特許庁

コントローラ（Ｕ８）が、第１の選択可能な信号発生源（１００）のユーザ選択に応答し、ビデオ・プロセッサ（Ｕ２）を制御して第２の信号（ＯＳＤ）の結合を所定時間抑止するディスエーブル信号（ＦＳＷ ＤＩＳ．）を生成する。例文帳に追加

A controller (U8) responses to user selection of the first selectable signal generating source (100), and controls the video processor (U2) to generate a disable signal (FSW DIS.) that suppresses combining of the second signal (OSD) while a specified time. - 特許庁

バッファＢＵＦは、差動入力端子Ｄｉに入力される差動信号に応じた差動信号を出力するイネーブル状態と、消費電流が実質的にゼロとなり、その差動出力端子がハイインピーダンスとなるディスエーブル状態と、が制御信号に応じて切りかえ可能に構成される。例文帳に追加

The buffer BUF is configured so as to switch, corresponding to the control signals, an enable state wherein the differential signal corresponding to the differential signal inputted to the differential input terminal Di is outputted and a disable state wherein current consumption practically becomes zero and the differential output terminal becomes high impedance. - 特許庁

前記出力回路は、活線挿抜基板に設けられた半導体装置の出力信号を電源電圧が解除電圧以下のときディスエーブルに切替え、前記電源電圧が前記解除電圧よりも高いときイネーブルに切替えることのできるイネーブル信号を生成する。例文帳に追加

The output circuit switches the output signal of a semiconductor device provided in the hot-line insertion/exertion substrate to the disable mode when the power voltage is equal to or less than the cancellation voltage and generates an enable signal which can switch to the enable mode when the power voltage is more than the cancellation voltage. - 特許庁

比較部１３は直流出力電圧Ｖ_Ｏを分圧したｋＶ_Ｏと基準電圧Ｖ_ｒを比較し、ｋＶ_Ｏ＜Ｖ_ｒのときイネーブル信号ＥＮを出力し、ｋＶ_Ｏ≧Ｖ_ｒのときディスエーブル信号ＤＩＳを出力する。例文帳に追加

A comparator 13 compares reference voltage V_r with voltage kV_O obtained by the division of DC output voltage V_O, and outputs an enable signal EN at the time of kV_O<V_r, and outputs a disenable signal DIS at the time of kV_O≥V_r. - 特許庁

半導体メモリ装置は、書込みの際にバンクアドレス信号とコラムアドレス信号をそれぞれ遅延させるための遅延回路を含む半導体メモリ素子において、読出しの際に前記遅延回路の動作をディスエーブルさせるための制御部を備えてなる。例文帳に追加

The semiconductor memory device is provided with a control unit for disabling operation of a delay circuit at the time of read-out in the semiconductor memory element including the delay circuit for delaying respectively a bank address signal and a column address signal at the time of write-in. - 特許庁

一方、映像データを送信する処理が行われている状態で、通信品質レベルが第２の閾値を下回った場合、送信制御部１１５は、ホットプラグ検出信号をディスエーブルすることによって、映像データの送信を停止する。例文帳に追加

In the meantime, in the state of performing processing of transmitting the video data, when the communication quality level is below the second threshold, the transmission control unit 115 stops the transmission of the video data by disabling the hot plug detection signals. - 特許庁

スイッチング部４３０は、共有レジスタ５０を選択した共有メモリ領域のディスエーブル領域とマッチングさせるために印加される制御信号に応じて、前記選択された共有メモリ領域のデコーダーを共有レジスタ５０に連結する。例文帳に追加

A switching unit 430 connects a decoder of a selected shared memory area to the shared register 50 in response to an applied control signal, to match the shared register to the disable area of the selected shared memory area. - 特許庁

制御信号生成部３０は送信データＴＤに含まれるスタートビット及びストップビットを検出し、この検出結果に応じて通信部２０に設けられるドライバ２２及びレシーバ２４のイネーブル／ディスエーブルを制御する。例文帳に追加

A control signal generating section 30 detects start and stop bits included in the transmission data TD and controls an enable/disable state of a driver 22 and a receiver 24 provided to the communication section 20 depending on a result of the detection. - 特許庁

信号開始によるパワー管理制御を備えたパイプライン型データプロセッサであって、パイプラインサブ回路を含む複数のサブ回路と、少なくとも１つのクロック信号を生成し制御する回路とが、パイプラインサブ回路へのクロック信号を選択的にディスエーブルすることによって少なくとも１つの制御信号に応答する。例文帳に追加

A pipelined data processor with instruction-initiated power management control in which a plurality of subcircuits, including a pipeline subcircuit and a circuit for generating and controlling at least one clock signal respond to at least one control signal by selectively disabling a clock signal to the pipeline subcircuit. - 特許庁

レジスタ制御ディレイロックループから出力されたＤＬＬクロックを用いる内部回路を備えた半導体デバイスにおいて、半導体デバイスに対する作動信号及び非作動信号に応答して、内部回路に印加されるＤＬＬクロックをイネーブルしたりディスエーブルしたりするクロックイネーブル信号を生成する手段を備える。例文帳に追加

The semiconductor device comprising an internal circuit that uses a DLL clock outputted from a register control DLL, includes a means for generating clock enable signals for enabling or disabling the DLL clock applied to the internal circuit, in response to an operation signal and a non-operation signal for the semiconductor device. - 特許庁

レジスタ制御ディレイロックループ及びそこから出力されたＤＬＬクロックを用いる内部回路を備えた半導体デバイスにおいて、半導体デバイスに対する作動信号及び非作動信号に応答して、内部回路に印加されるＤＬＬクロックをイネーブルしたりディスエーブルしたりするクロックイネーブル信号を生成する手段を備える。例文帳に追加

The semiconductor device having a register control delay lock loop and an internal circuit using a DLL clock outputted from it is provided with a means for generating a clock-enable signal enabling and disabling the DLL clock applied to the internal circuit responding to an activation signal and a non-activation signal for the semiconductor device. - 特許庁

画像通信装置が認識しているＡＮＳａｍ信号の時間と、交換機が認識しているＡＮＳａｍ信号の時間とが一致し、画像通信装置が発呼しているときにおけるエコーキャンセラーのディスエーブル、イネーブル制御を確実に実行することができる画像通信装置を提供することを目的とするものである。例文帳に追加

To provide image communication equipment capable of surely performing disable/enable control of an echo canceler when the time of an ANSam signal recognized by the image communication equipment matches the time of an ANSam signal recognized by an exchange and the image communication equipment is under call origination. - 特許庁

命令開始によるパワー管理制御を備えたパイプライン型データプロセッサであって、パイプラインサブ回路を含む複数のサブ回路と、少なくとも１つのクロック信号を生成し制御する回路とが、パイプラインサブ回路へのクロック信号を選択的にディスエーブルすることによってパイプラインサブ回路により実行される命令に応答する。例文帳に追加

In a pipeline type data processor with a power management controller started by a start instruction, a plurality of sub-circuits including pipelined sub-circuits and a control circuit for generating and controlling at least one of clock signal, respond to instructions executed by the pipelined sub-circuit by selectively disabling the clock signal to the pipelined sub-circuits. - 特許庁

本発明は冗長情報をラッチして転送するための方式、冗長論理回路、冗長列ドライバ、列冗長を持つ配列アーキテクチャ、列冗長メモリ・セルをプログラミングし読み取るための方式、ヒューズを多重化する方式、および範囲外アドレスを列冗長イネーブル／ディスエーブル信号として使用する回路を含んでいる。例文帳に追加

Receiving the signal, the column redundancy control logic REDCOLLOG generates signals DECREDCOL0 and DECREDCOL1 for sampling and signals ENRCDRV0 and ENRCDRV1 for enabling actual write-in, and activates a redundant memory cell instead of a regular memory cell. - 特許庁

アナログモデム14を使用してインタネットサービスプロバイダ (ISP) 20 にダイヤルアップ接続する際に、通話路が形成されるとモデム59から交換機16に対し所定の発振信号が送出され、これが交換機16のトーンディスエーブル装置 (60) にて検出され、中央制御装置56にて加入者がデータ通信中であることが認識される。例文帳に追加

At the time of dial-up connection with an Internet service provider (ISP) 20 by using an analog MODEM 14, when a speech path is formed, a prescribed oscillation signal is transmitted from an MODEM 59 to a switchboard 16, and this is detected by a tone disable device 60 of the switchboard 16, and it is recognized that a subscriber is performing data communication with a central control unit 56. - 特許庁