In this refresh control method of a graphics memory provided with a memory cell array 50 which is separated into a frame buffer area 40 performing a screen refresh operation and a DRAM refresh data storage area 42 performing a DRAM refresh operation, the memory array of the DRAM refresh data storage area 42 other than the frame buffer area 40 is refreshed in accordance with a DRAM refresh control signal REF.例文帳に追加

スクリーンリフレッシュ動作を行うフレームバッファ領域４０とDRAMリフレッシュ動作を行うDRAMリフレッシュデータ貯蔵領域４２に分離されたメモリセルアレイ５０を具備したグラフィックメモリ装置のリフレッシュ制御方法であって、DRAMリフレッシュ制御信号ＲＥＦに応じてフレームバッファ領域４０を除いたDRAMリフレッシュデータ貯蔵領域４２のメモリセルアレイをリフレッシュする。 - 特許庁

TECHNIQUE FOR PRE-CHARGING BIT LINES FOR DRAM ARRAY, SENSE AMPLIFIER, AND INTEGRATED CIRCUIT DEVICE IN WHICH DRAM ARRAY IS INCORPORATED例文帳に追加

ＤＲＡＭアレイ用ビット線プリチャージ手法およびセンスアンプ、ならびにＤＲＡＭアレイを組込んだ集積回路装置 - 特許庁

The DRAM cell array 22 is accessed only from the CPU 14.例文帳に追加

ＤＲＡＭセルアレイ２２は、ＣＰＵ１４のみからアクセスされる。 - 特許庁

The DRAM cell array 24 is accessed only from the DSP 16.例文帳に追加

ＤＲＡＭセルアレイ２４は、ＤＳＰ１６のみからアクセスされる。 - 特許庁

The PDPRAM (partial dual port random access memory) 20 is composed of a clock synchronization SRAM (static random access memory) interface (IF) 21, a DRAM cell array 22, a dual port DRAM cell array 23, and a DRAM cell array 24.例文帳に追加

ＰＤＰＲＡＭ２０は、クロック同期ＳＲＡＭインタフェース（ＩＦ）２１と、ＤＲＡＭセルアレイ２２と、デュアル・ポートＤＲＡＭセルアレイ２３と、ＤＲＡＭセルアレイ２４とから構成されている。 - 特許庁

Then, Each DRAM array constituting the main storage section is arranged so that adjacent DRAM arrays belong to banks different from each other.例文帳に追加

ここで、主記憶部を構成する各ＤＲＡＭアレイは、隣り合うＤＲＡＭアレイが互いに異なるバンクに属するように配置される。 - 特許庁

STRUCTURE OF BUILT-IN DRAM WITH VERTICAL DEVICE ARRAY AND BORDERED BIT LINE CONTACT, AND MANUFACTURING METHOD OF DRAM例文帳に追加

垂直デバイス・アレイおよび境界付きビット線コンタクトを有する組込みＤＲＡＭの構造およびＤＲＡＭを作成する方法 - 特許庁

After the test data is written in the DRAM array 100, data corresponding to the test data is read.例文帳に追加

ＤＲＡＭアレイ１００にテストデータを書込んだ後、テストデータに対応するデータを読出す。 - 特許庁

The trench capacitors C are arranged and formed over the region of a DRAM cell array.例文帳に追加

トレンチキャパシタＣは、ＤＲＡＭセルアレイの領域を越えて配列形成されている。 - 特許庁

The pseudo dual-port memory can be configured by using an ordinary DRAM array.例文帳に追加

これにより、通常のＤＲＡＭアレイを用いて擬似的なデュアルポートメモリを構成することができる。 - 特許庁

A data transfer means is activated with timing being faster than that of a latch type sense amplifier of a DRAM array.例文帳に追加

ＤＲＡＭアレイのラッチ型センスアンプよりも早いタイミングでデータ転送手段を活性化する。 - 特許庁

To provide a DRAM array employing a small vertical transistor of bitline capacitance.例文帳に追加

ビット線キャパシタンスの小さな垂直トランジスタを用いたＤＲＡＭアレイを提供する。 - 特許庁

Thereby, the DRAM array permits the use of wider connection between the wordline 310 and a transistor electrode.例文帳に追加

これによって、ワード線３１０とトランジスタ電極との間により幅の広い接続を可能にする。 - 特許庁

To provide a programmable sensing device and a method and a DRAM array for detecting soft errors.例文帳に追加

プログラム可能な感知検出器、ソフト・エラーを検出する方法及びＤＲＡＭアレイを提供する。 - 特許庁

To provide a semiconductor memory device capable of freely changing a DRAM memory cell array into a nonvolatile memory cell array.例文帳に追加

ＤＲＡＭメモリセルアレイを自在に不揮発性メモリセルアレイに変更可能な半導体記憶装置を提供する。 - 特許庁

To form a semiconductor-on-insulator (SOI) type transistor, a memory, another DRAM circuit, another DRAM array, a transistor gate array, and such a structure on the same substrate.例文帳に追加

セミコンダクタ・オン・インシュレータ型のトランジスタ、メモリ及び他のＤＲＡＭ回路及びアレイ、トランジスタゲートアレイ、及びそのような構造体を同一基板上に形成する。 - 特許庁

While others have focused on interface technology and speeding up data transfer to and from the logic IC that controls the DRAM, FCRAM has a changed memory cell array.発音を聞く 例文帳に追加

他の陣営は, DRAMを制御するロジックICとのインタフェース技術に焦点を合わせ, ロジックICとの間のデータ転送を高速化することを中心としてきたのに対し, FCRAM(高速サイクルRAM)はメモリセルアレイを変更したのである. - コンピューター用語辞典

PROGRAMMABLE SENSING DEVICE, AND METHOD AND DRAM ARRAY (PROGRAMMABLE HEAVY-ION SENSING DEVICE FOR ACCELERATED DRAM SOFT ERROR) DETECTION FOR DETECTING SOFT ERRORS例文帳に追加

プログラム可能な感知検出器、ソフト・エラーを検出する方法及びＤＲＡＭアレイ（高速のＤＲＡＭソフト・エラー検出のためのプログラム可能な重イオン感知デバイス） - 特許庁

To provide an integrated process at a low cost, with forms a logic circuit including an embedded DRAM array while still preserving the advantages of the logic circuit and a DRAM circuit to the maximum extent possible.例文帳に追加

論理回路およびＤＲＡＭ回路の利点を、可能な最大の程度に依然として保ちながら、埋込みＤＲＡＭアレイを有する論理回路を形成する、低コストの一体化プロセスを提供する。 - 特許庁

In a main arithmetic circuit 20 for executing a parallel arithmetic operation in a parallel arithmetic processing device, a DRAM cell array 30 having a dynamic memory cell, DRAM cell is arranged for storing data.例文帳に追加

並列演算を実行する主演算回路（２０）において、データを記憶するために、ダイナミック型メモリセル（ＤＲＡＭセル）を有するＤＲＡＭセルアレイ（３０）を配置する。 - 特許庁

A DRAM array comprising DRAM cells employing the vertical transistor increases electrical reliability and reduces the bitline capacitance by the use of an asymmetric structure in connection between a wordline 310 and the transistor.例文帳に追加

垂直トランジスタを用いるＤＲＡＭセルを有するＤＲＡＭアレイは、ワード線３１０とトランジスタとの間の接続に非対称構造を用いることによって電気的信頼性を高め、ビット線キャパシタンスを減らす。 - 特許庁

In an ASIC chip 1 with a built-in DRAM including a large-scale logic circuit 7, or the like, an entire DRAM macro 2 including not only a cell array part 6 of the DRAM but also an internal power supply circuit 4 is formed in a well 5 such as a Deep N well, and power is supplied to the DRAM macro 2 from the internal power supply circuit 4.例文帳に追加

大規模なロジック回路７を含むＤＲＡＭ内蔵ＡＳＩＣチップ１等において、ＤＲＡＭのセルアレイ部６のみならず内部電源供給回路４を含めたＤＲＡＭマクロ２全体をＤｅｅｐ Ｎウェル等のウェル５内に形成し、このＤＲＡＭマクロの電源供給を前記内部電源供給回路から行うものである。 - 特許庁

The CLK synchronization SRAMIF 21 makes the PDPRAM 20 composed of the DRAM cell array operate as the pseudo-SRAM.例文帳に追加

ＣＬＫ同期ＳＲＡＭＩＦ２１は、ＤＲＡＭセルアレイで構成されているＰＤＰＲＡＭ２０を疑似的にＳＲＡＭとして動作させる。 - 特許庁

Rewriting for a memory cell 5 is performed with arbitrary timing after data is transferred to the logic section 3 from the DRAM array section 1.例文帳に追加

メモリセル5への書き戻しは、ＤＲＡＭアレイ部1からロジック部にデータを転送した後に、任意のタイミングで行う。 - 特許庁

A dual port DRAM cell of a memory cell array circuit 110 has two ports and a bit line is connected to each of the ports.例文帳に追加

メモリセルアレイ回路１１０のデュアルポートＤＲＡＭセルは２つのポートを有し、各ポートにビット線が接続されている。 - 特許庁

The dual port DRAM cell array 23 is shared and can be simultaneously accessed by the CPU 14 and the DSP 16.例文帳に追加

Ｄｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３は、ＣＰＵ１４及びＤＳＰ１６に共有されて同時にアクセス可能である。 - 特許庁

The correlation value operating device is composed of a DRAM memory cell array 10, a word line driver 12 and a sense amplifier 14.例文帳に追加

相関値演算装置は、ＤＲＡＭメモリセルアレイ１０と、ワード線ドライバ１２と、センスアンプ１４とで構成される。 - 特許庁

The technique is carried out by pre-charging all banks within the DRAM array with a fresh command issued.例文帳に追加

この手法は、リフレッシュコマンドを発行してＤＲＡＭアレイ内のすべてのバンクをプリチャージさせることにより実施される。 - 特許庁

To provide a bit-line contact and formation method thereof for a vertical DRAM array, using a bit-line contact mask.例文帳に追加

ビット線コンタクト・マスクを用いてバーチカルＤＲＡＭアレイのためのビット線コンタクトを形成する方法およびビット線コンタクトを提供する。 - 特許庁

Fuses are disposed on a direct peripheral circuit arranged around memory array areas of a DRAM, thereby making the total number of fuses increase.例文帳に追加

ＤＲＡＭのメモリアレイ領域の周辺に配置された直接周辺回路上にヒューズを配置することにより、ヒューズの総数を増加させる。 - 特許庁

To provide a method, apparatus and program for speedily, precisely and easily executing a circuit simulation of a large scale memory cell array such as a DRAM.例文帳に追加

ＤＲＡＭ等、大規模メモリセルアレイの回路シミュレーションを高速、高精度で容易に実行可能とする方法、装置、プログラムの提供。 - 特許庁

To provide a memory cell of a high speed/low voltage DRAM running under a voltage of 1 V or lower and array peripheral circuits thereof.例文帳に追加

１Ｖ以下で動作する高速・低電圧ＤＲＡＭ用のメモリセル及び、アレー周辺回路を提供する。 - 特許庁

This precharge technique is started with a clock signal for active memory sub-array in the integrated circuit device, having the DRAM apparatus and another mixed DRAM apparatus incorporated therein, and the technique is for making the starting edge of each clock start the precharge of the active memory sub-array.例文帳に追加

ＤＲＡＭ装置および他の混載ＤＲＡＭを組込んだ集積回路装置における、アクティブなメモリサブアレイのためのクロック信号に起動されるプリチャージ技術であって、各クロックの立上がりエッジが、アクティブであったメモリサブアレイにプリチャージを開始する技術。 - 特許庁

Data transfer between a DRAM and a SRAM is performed by providing separately data transfer circuits (81, 85, 82) having a latch function for transferring data from a SRAM array and data transfer circuits (83, 84, 86) having a latch function for transferring data from a DRAM array.例文帳に追加

ＳＲＡＭアレイからのデータを転送するラッチ機能を有するデータ転送回路（８１,８５,８２）とＤＲＡＭアレイからのデータを転送するデラッチ機能を有するータ転送回路（８３,８４,８６）を別々に設けてＤＲＡＭとＳＲＡＭとの間のデータ転送を実行する。 - 特許庁

To easily reduce the pattern area of an array of DRAM cells which uses vertical MOS transistors for a transfer gate, facilitate consistency with peripheral transistors when a cell array is formed, and minimize increase in the number of masks for simultaneous formation.例文帳に追加

縦型MOS トランジスタをトランスファゲートに用いたDRAMセルのアレイのパターン面積の縮小が容易であり、セルアレイの形成時に周辺トランジスタとの整合性を取り易く、マスク数の増加を最小限にして同時に形成する。 - 特許庁

Data transfer is executed by the one bit unit or by the two or more bit units between the DRAM cell array 30 and an arithmetic circuit 32 in which arithmetic elements are arranged according to the pairs of the prescribed number of bit lines of the DRAM cell array, and an arithmetic operation corresponding to an instruction is executed in the arithmetic element.例文帳に追加

ＤＲＡＭセルアレイの所定数のビット線対に対応して演算エレメントが配置された演算回路（３２）との間で１ビット単位または複数ビット単位でデータ転送を実行し、演算エレメント内で命令に応じた演算を実行する。 - 特許庁

Data of a DRAM memory array is saved to a corresponding nonvolatile memory region before entry of a data holding mode or disconnection of a power supply, and at the exit from the data holding mode or when powered on, data is transferred to the DRAM memory array from the nonvolatile memory region, access of normal reading/writing is performed for the memory array, data holding is performed in the nonvolatile memory region.例文帳に追加

ＤＲＡＭメモリアレイのデータを、データ保持モードのエントリ又は電源切断前に、対応する不揮発性メモリ領域に退避させ、データ保持モードからのエグジット又は電源投入時に、不揮発性メモリ領域からＤＲＡＭメモリアレイにデータを転送し、通常の読み出し／書き込みアクセスはＤＲＡＭメモリアレイに対して行われ、データ保持は、不揮発メモリ領域で行う。 - 特許庁

Each DRAM 10 comprises a memory cell array 50, saving address register 12, 14 for storing the defective address information, and a redundant memory cell 11 to be substituted for a defective memory cell in the memory cell array 50.例文帳に追加

ＤＲＡＭ１０は、メモリセルアレイ５０と、不良アドレス情報を格納するための救済アドレスレジスタ１２、１４と、メモリセルアレイ５０の欠陥があるメモリセルに対して代替される冗長メモリセル１１と、を有する。 - 特許庁

To enable adoption of a hierarchical type word line constitution even in a DRAM in which memory blocks being adjacent holding a sense amplifier array between them in a memory array is defined as a bank.例文帳に追加

メモリアレイにおけるセンスアンプ列を挟んで隣接するメモリブロックをバンクと定義するＤＲＡＭにおいても、階層型ワード線構成を採用する。 - 特許庁

Thus, the semiconductor memory device, in which a mixture of a DRAM memory cell array and a nonvolatile RRAM memory cell array are installed commparatively and the area can optionally be set after manufacturing, is obtained.例文帳に追加

これにより、ＤＲＡＭメモリセルアレイと不揮発性のＲＲＡＭメモリセルアレイを混載し、製造後に任意に領域を設定可能な半導体記憶装置を実現することができる。 - 特許庁

To provide a SOI (semiconductor-on-insulator) type transistor, memory, and other DRAM circuits and an array, and a transistor gate array, and a method for forming such structures on a same substrate.例文帳に追加

セミコンダクタ・オン・インシュレータ型のトランジスタ、メモリ及び他のＤＲＡＭ回路及びアレイ、トランジスタゲートアレイ、及びそのような構造体を同一基板上に形成する。 - 特許庁

A DRAM 121 in which a semiconductor integrated circuit is incorporated in a chip is provided with a redundant memory cell array 123 for monitoring a refresh-time other than a regular memory cell array 122 storing actual data.例文帳に追加

半導体集積回路がチップ内に内蔵するＤＲＡＭ１２１に、実際のデータをストアする正規メモリセルアレイ１２２以外にリフレッシュ時間をモニタするための冗長メモリセルアレイ１２３を設ける。 - 特許庁

In addition, a dual-mode DRAM array is proposed so that at least a portion of the array can be used to monitor high-energy particle activities, during a soft-error detection (SED) mode.例文帳に追加

更に、デュアル・モードのＤＲＡＭアレイが提案され、その結果、アレイの少なくとも一部が、ソフト・エラー検出（ＳＥＤ）モードの間、高エネルギー粒子の活動をモニタするために使用され得る。 - 特許庁

The parity operation is performed in the first parity operation part or the second parity operation part while the corresponding data to the parity operation is sent in a block through an optical input-output part to the disk array from the first DRAM or the second DRAM provided in a pair with each parity operation part.例文帳に追加

第１パリティ演算部及び第２パリティ演算部におけるパリティ演算は、組となって設けられた第１ＤＲＡＭ又は第２ＤＲＡＭから光入出力部を介してディスクアレイにパリティ演算する分のブロック単位のデータを送信している間に行なう。 - 特許庁