The other end of the ferroelectric capacitor 302 is connected to the second bit line BL1.例文帳に追加

強誘電体キャパシタ302の他端は第２ビットラインBL1に連結される。 - 特許庁

To prevent a short-circuit between a bit line and a capacitor lower electrode.例文帳に追加

ビット線と容量下部電極とのショートを防止する。 - 特許庁

Each dummy bit line is connected to one end of the dummy capacitor.例文帳に追加

各ダミービット線は、ダミーキャパシタの一端に接続される。 - 特許庁

The bit line BL is arranged in the upper layer of the capacitor CAP.例文帳に追加

ビット線ＢＬが、キャパシタＣＡＰの上層に配置されている。 - 特許庁

A capacitor C22 of a node N22 connected to the bit line /BL2 is smaller than a capacitor C21 of a node N21 connected to the bit line BL2, a capacitor C12 of a node N12 connected to the bit line /BL1 is larger than a capacitor C11 of a node N11 connected to the bit line BL1.例文帳に追加

ビット線／ＢＬ２につながるノードＮ22の容量Ｃ22はビット線ＢＬ２につながるノードＮ21の容量Ｃ21よりも小さく、かつ、ビット線／ＢＬ１につながるノードＮ12の容量Ｃ12はビット線ＢＬ１につながるノードＮ11の容量Ｃ11よりも大きい。 - 特許庁

The capacitor C1 is made equal to 1/2 of the bit line capacitor of a normal array and a redundancy array.例文帳に追加

容量Ｃ１は、ノーマルアレイとリダンダンシーアレイのビット線容量の差分の１／２に等しい。 - 特許庁

FORMING METHOD OF CAPACITOR, AND THAT OF CAPACITOR-OVER-BIT LINE MEMORY CIRCUIT例文帳に追加

キャパシタの形成方法、キャパシタオーバビットラインメモリ回路の形成方法 - 特許庁

Each trench capacitor is positioned at about the intersecting point of a word line and a bit line.例文帳に追加

各トレンチキャパシタは、ワード線とビット線とのほぼ交点に位置する。 - 特許庁

A semiconductor memory consists of a bit line, a word line, a transistor and a capacitor.例文帳に追加

また、ＤＲＡＭに占めるキャパシタの面積を縮小し、集積度の高い半導体記憶装置を提供する。 - 特許庁

To eliminate a main cause of generating an error read-out data caused by dispersion of coupling capacitor between an upper side bit line and a lower side bit line.例文帳に追加

上位側ビット線と下位側ビット線との間のカップリング容量のばらつきによる読み出しデータのエラー発生要因を除去する。 - 特許庁

Accordingly, for example, when a stack-type capacitor is used as the capacitor, one electrode of the capacitor can be part of the bit line.例文帳に追加

この結果、例えば、キャパシタとしてスタック型キャパシタを採用する場合には、キャパシタの電極の一方をビット線の一部とすることができる。 - 特許庁

Therefore, the capacitor most proximate to each other is not mutually shifted in the direction of a bit line or a word line but the capacitor is shifted in the oblique direction to the bit line and the word line.例文帳に追加

これにより互いに最も近接している容量が、従来のように互いにビット線またはワード線の方向にずれているのではなく、ビット線またはワード線方向に対して斜め方向にずれている。 - 特許庁

These bit line, data bus line, match line and the ground line are arranged on a wiring layer which is above a capacitor arrangement layer.例文帳に追加

ビットライン、データバスライン、マッチライン、及びグランドラインが、キャパシタの配置された層よりも上の配線層に配置されている。 - 特許庁

On the upper layer thereof, a bit line 60 or capacitor conducted with the contact plug 50 is formed.例文帳に追加

それらの上層に、コンタクトプラグ５０と導通するビット線６０やキャパシタを形成する。 - 特許庁

Each regular bit line is connected to one end of the regular capacitor of the regular memory cell.例文帳に追加

各レギュラービット線は、レギュラーメモリセルのレギュラーキャパシタの一端に接続される。 - 特許庁

BIT LINE OF DYNAMIC RANDOM ACCESS MEMORY AND MANUFACTURING PROCESS OF CAPACITOR CONTACT HOLE例文帳に追加

ダイナミックランダムアクセスメモリのビット線およびキャパシタコンタクトホールの製造プロセス - 特許庁

A nonlinear capacitor 7 is connected with a bit line 2 directly or via an isolation circuit 30.例文帳に追加

ビット線２に直接または分離回路３０を介して、非線形容量７を接続する。 - 特許庁

The read out data is rewritten from the bit line WBL1a to the capacitor 56.例文帳に追加

そして、ビット線ＷＢＬ１ａからキャパシタ５６へ読出データが再書込される。 - 特許庁

When a memory cell outputs a stored value to a bit line, the read-out margin can be increased by connecting an internal capacitor to a bit line and increasing capacitance of the bit line.例文帳に追加

メモリセルがビット線に記憶値を出力する際には、内部キャパシタとビット線とを接続してビット線のキャパシタンスを大きくすることにより、読み出しマージンを大きくすることができる。 - 特許庁

Then a polysilicon is embedded to form the bit line contact and a capacitor contact 6 at the same time before a bit line 7a is patterned, and further a side wall insulating film comprising a nitride film is formed on the side surface of the bit line.例文帳に追加

そして、ポリシリコンを埋め込み、ビット線コンタクトとキャパシタコンタクト６を同時に形成すると共に、ビット線７ａをパターニングし、更にビット線の側面に窒化膜からなる側壁絶縁膜９を形成する。 - 特許庁

The bit line insertion capacitor Cb1 consists of the ferroelectric substance film, and whose one end is connected to the bit line BL and the other end to the low voltage power supply (ground potential) Vss to play a role of setting the bit line capacity to an optimum value.例文帳に追加

ビット線挿入キャパシタＣｂ１は、一端がビット線ＢＬに接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続され、強誘電体膜から構成され、ビット線容量を最適な値に設定する役目をする。 - 特許庁

As a result, in the case of a stacked type capacitor, for example, the one electrode of the capacitor can be used as a part of the bit line.例文帳に追加

この結果、例えば、スタック型キャパシタを採用する場合には、キャパシタの電極の一方をビット線の一部とすることができる。 - 特許庁

Data of the capacitor 112 is rewritten in the bit line BL1 after amplification, data of the capacitor 122 is rewritten in a reference potential setting circuit 150.例文帳に追加

キャパシタ１１２は増幅後のビット線ＢＬ１に再書き込みされ、キャパシタ１２２は、参照電位設定回路１５０に再書き込みされる。 - 特許庁

Each ferroelectric capacitor constituting the first capacitor group is connected to each bit line configuring the first bit line group respectively through corresponding memory cell transistors.例文帳に追加

第１のキャパシタ群を構成する各強誘電体キャパシタは対応するメモリセルトランジスタを介して、第１のビット線群を構成する各ビット線にそれぞれ接続されている。 - 特許庁

Each ferroelectric capacitor organizing the second capacitor group is connected to each bit line constructing the second bit line group respectively through corresponding memory cell transistors.例文帳に追加

第２のキャパシタ群を構成する各強誘電体キャパシタは対応するメモリセルトランジスタを介して、第２のビット線群を構成する各ビット線にそれぞれ接続されている。 - 特許庁

To eliminate a mixture of an interference noise generated at one bit line with the other bit line of adjacent bit lines in a semiconductor memory having two transistors and one capacitor in one memory cell.例文帳に追加

一のメモリセルに２つのトランジスタ及び１つのキャパシタを有する半導体記憶装置において、互いに隣接するビット線同士のうち、一方のビット線で発生する干渉ノイズが他方のビット線に混入しないようにする。 - 特許庁

When stored data in the memory cell C is at a 'H' level, a capacitor is connected between the bit line BL and the word line LWL.例文帳に追加

メモリセルＣにおける記憶データが「Ｈ」レベルであるとき、ビット線ＢＬ及びワード線ＬＷＬ間にコンデンサが接続される。 - 特許庁

A first switch connects a bit line connected to one end of a ferroelectric capacitor to a ground line through a transfer transistor of a memory cell.例文帳に追加

第１スイッチは、強誘電体キャパシタの一端に接続されているビット線を、メモリセルの転送トランジスタを介して接地線に接続する。 - 特許庁

On the other hand, when stored data in the memory cell C is at a 'L' level, a capacitor is not connected between the bit line BL and the word line LWL.例文帳に追加

一方、記憶データが「Ｌ」レベルであるとき、ビット線ＢＬ及びワード線ＬＷＬ間にコンデンサは接続されない。 - 特許庁

The sense access transistor is coupled to a sense word line (SWL) and the memory capacitor is coupled to a sense bit line (SBL).例文帳に追加

センスアクセストランジスタを、センスワード線（ＳＷＬ）に従ってメモリキャパシタをセンスビット線（ＳＢＬ）に結合する。 - 特許庁

The restore-access transistor couples the memory capacitor to a restore-bit line (RBL) conforming to a signal on a restore-word line (RWL).例文帳に追加

リストアアクセストランジスタは、リストアワード線（ＲＷＬ）上の信号に従ってメモリキャパシタをリストアビット線（ＲＢＬ）に結合する。 - 特許庁

Furthermore, in a memory cell having a ferroelectric capacitor, a bit line 16 and a plate line 17 are arranged above the ferroelectric substance capacitor with the interlayer insulation film 18 interposed, and the bit line and plate line are arranged at high density.例文帳に追加

また、強誘電体キャパシタを有するメモリセルにおいて、ビット線１６およびプレート線１７が層間絶縁膜を介して強誘電体キャパシタの上部に配設され、上記ビット線およびプレート線が高密度に配設される。 - 特許庁

A relationship between a potential difference between first bit line potential O9 when 'H' data is read from a first ferromagnetic capacitor Cs2 to a first bit line BL0 and second bit line potential P9 when 'L' data is read to the first bit line, and the capacity value of the first ferromagnetic capacitor is obtained.例文帳に追加

第１強誘電体キャパシタＣｓ２から“Ｈ”データを第１ビット線／ＢＬ０へ読み出す時の第１ビット線電位Ｏ９と、第１強誘電体キャパシタから“Ｌ”データを第１ビット線へ読み出す時の第２ビット線電位Ｐ９との電位差と第１強誘電体キャパシタの容量値との関係を求める。 - 特許庁

The latch circuit 20 is provided with a second ferroelectric storage capacitor z2 connected between the second plate line node plblb and the second bit line node cblb and a second load element z3 connected with the second bit line node cblb.例文帳に追加

ラッチ回路２０は、第２のプレート線ノードplblbと第２のビット線ノードcblbとの間に結合された第２の強誘電性記憶キャパシタｚ２と、第２のビット線ノードcblbに結合された第２の負荷素子ｚ３とを含む。 - 特許庁

Then, a bit line (orthogonal to an art line 206) is formed on bit line contact 208, and conductive materials of capacitor node are laminated on the node contact.例文帳に追加

この後、ビット線接触２０８上にビット線（アート線２０６に直交）が形成され、ノード接触上にキャパシタノードの導電材が堆積される。 - 特許庁

To improve accuracy of bit line reference voltage to read and write data in a memory capacitor MC in a memory in which a differential sense amplifier SA is connected to a pair of bit lines, for example, a ferroelectric memory to read and write data in a memory capacitor MC.例文帳に追加

メモリキャパシタＭＣにおけるデータの読み書きのため、差動型センスアンプＳＡがビット線対と接続されているメモリたとえば強誘電体メモリにおいて、ビット線参照電圧の精度を高める。 - 特許庁

The first cell contact 122a is provided at a position closer to the second bit line 126b than the first bit line 126a, and the first capacitor contact 128a is formed while being shifted to a direction of approaching the first bit line 126a with respect to the first cell contact 122a, in plan view.例文帳に追加

平面視において、第１のセルコンタクト１２２ａは、第１のビット線１２６ａよりも第２のビット線１２６ｂに近い位置に設けられ、第１のキャパシタコンタクト１２８ａは、第１のセルコンタクト１２２ａに対して第１のビット線１２６ａに近づく方向にずらして形成されている。 - 特許庁

To prevent short-circuiting between a bit line and a capacitor contact without using a self-align contact (SAC) process for forming a hard mask film on the upper surface of the bit line and providing a sidewall by etching back a nitride film on the sidewall of the bit line.例文帳に追加

ビット線の上面にハードマスク膜を形成し、ビット線の側壁に窒化膜をエッチバックして形成したサイドウォールを設けるＳＡＣ（セルフアラインコンタクト）プロセスを用いることなくビット線と容量コンタクトとの間の短絡を防止する。 - 特許庁

In hierarchical bit line structure provided with a main bit line and a sub-bit line, whole chip size can be reduced by arranging a serial diode switch requiring no additional gate control signal and a unit serial diode cell comprising a nonvolatile ferroelectric capacitor between the word line and the sub-bit line so as to realize the cross point cell array.例文帳に追加

本発明は、メインビットラインとサブビットラインを備える階層的ビットライン構造において、別途のゲート制御信号が不要な直列ダイオードスィッチと不揮発性強誘電体キャパシタからなる単位直列ダイオードセルをワードラインとサブビットラインとの間に配置してクロスポイントセルアレイを具現することにより、全体的なチップサイズを縮小することができる。 - 特許庁

Unlike the conventional capacitor-over-bit line(COB) DRAM cells having the capacitors on the bit lines, this DRAM cell having capacitors adjacent to the bit lines eliminates the need to have dedicated contacts in the capacitor, making it possible to realize higher capacitance with lower global topography.例文帳に追加

ビット線の上にキャパシタがある従来の（ＣＯＢ）ＤＲＡＭセルとは異なり、ビット線の横にキャパシタがあるこのＤＲＡＭセルは、キャパシタ専用のコンタクトの必要がなくなり、より低い大域トポグラフィでより高いキャパシタンスを実現することが可能になる。 - 特許庁

Namely, the bit-line and the cell plate of a memory cell capacitor are formed integrally by the cell plate 16 which is concurrently the bit-line as the same wiring layer.例文帳に追加

すなわち、同一配線層であるビット線兼用セルプレート１６によりビット線とメモリセルキャパシタのセルプレートが一体形成される。 - 特許庁

When the sense amplifier amplifies a stored value, the power consumption of the sense amplifier can be reduced by decreasing the capacitance of the bit line without connecting the internal capacitor and the bit line.例文帳に追加

センスアンプが記憶値を増幅する際には、内部キャパシタとビット線とを非接続にしてビット線のキャパシタンスを小さくすることにより、センスアンプの消費電力を小さくすることができる。 - 特許庁

To prevent a capacitance insulating film from deteriorating owing to hydrogen and to prevent a bit line from being a thinner film owing to etching in a semiconductor memory device having a COB (Capacitor Over Bit line) structure.例文帳に追加

ＣＯＢ構造を備えた半導体記憶装置において、容量絶縁膜の水素による劣化を防止するとともに、ビット線のエッチングでの薄膜化を防止する。 - 特許庁

To reduce the power consumption of a ferroelectric memory which includes a ferroelectric capacitor as a storage medium and to reduce noise superposition on a bit line by making the bit line short.例文帳に追加

強誘電体キャパシタを記憶媒体とする強誘電体メモリに関し、ビット線を短くし、消費電力の低減化とビット線へのノイズの重畳の低減化を図る。 - 特許庁