design verification testとは 意味・読み方・使い方

To provide a function verification technique that is more effective in dispensing with test patterns and capable of more effectively reducing the time and cost required to verify functions regarding the design data of a semiconductor device.例文帳に追加

よりテストパターンの省略効果が高く、半導体装置の設計データに対する機能検証にかかる時間及びコストをより効果的に削減できる機能検証技術を提供する。 - 特許庁

A design verification tool 21 specifies an element whose output value is different between the circuit shown by an original circuit diagram and the circuit shown by the new circuit diagram by using a test pattern.例文帳に追加

設計検証ツール２１は、テストパターンを用いて、元の回路図で示される回路と、新しい回路図で示される回路とで出力値が異なる素子を特定する。 - 特許庁

To provide a design database which stores the system verification data so as to attain the flexible use of them by preparing test clusters hierarchized in response to the hierarchical VC(virtual cores).例文帳に追加

データをフレキシブルに利用しうる状態で格納した集積回路装置の設計用データベース及びこれを利用した集積回路装置の設計方法を提供する。 - 特許庁

To support verification of consistency of a function mounted in software and an expected function based on design information, and to allow visual grasp of a test result.例文帳に追加

ソフトウェアに実装されている機能と設計情報に基づく期待される機能との整合性の検証を支援し、試験結果の視覚的な把握を可能にする。 - 特許庁

In systems and methods for performing design verification testing, test cases are analyzed to determine the characteristics that will be verified in a module under test, and the identified characteristics are used to selectively enable checker modules 340 needed to verify the characteristics implicated by the test cases while other checker modules are disabled.例文帳に追加

テストケースが分析されて検査対象のモジュール内で検証されるであろう特性を決定し、特定された特性が用いられてテストケースによって実行される特性を検証するのに必要なチェッカーモジュール３４０を選択的に有効にし、他のチェッカーモジュールを無効にする、設計検証検査を実行するためのシステムおよび方法。 - 特許庁

The equipment creates a text data from format of the network packets and specifications of a design verification target 11, makes the packets as an model of an object of object-oriented language based on the text data, and creates automatically a test bench that can use the model.例文帳に追加

ネットワークパケットのフォーマットおよび設計検証対象１１の仕様からテキストデータを作成し、これを元にパケットをオブジェクト指向言語のオブジェクトとしてモデル化し、これを利用可能なテストベンチを自動生成する。 - 特許庁

To provide a verification program, apparatus and method capable of surely verifying design of wiring for electrically connecting a test head body to a plurality of connection terminals to which the plurality of external terminals of an electronic component to be tested are connected.例文帳に追加

テストヘッド本体と、被試験電子部品の複数の外部端子が接続される複数の接続端子とを電気的に接続する配線の設計を確実に検証することのできる検証プログラム、検証装置及び検証方法を提供する。 - 特許庁

The method and system further includes building a simulation model based on the extracted resources and executing the simulation model using only the extracted resources, exclusive of an entire design, to test a specific function or group of interrelated functions represented by the discrete test case or set of associated test cases for design verification, and correlating the simulation results with the test plan.例文帳に追加

この方法およびシステムはさらに、抽出されたリソースに基づいてシミュレーション・モデルを構築することと、設計全体ではなく、抽出されたリソースだけを用いてこのシミュレーション・モデルを実行し、それによって、離散的なテスト・ケースまたは１組の関連するテスト・ケースによって表される特定の機能または一群の相互に関係する機能をテストして設計を検証することと、このシミュレーション結果とテスト計画を相関させることとを含む。 - 特許庁