「アドレスバス」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

アドレスをアドレスバスに載せる例文帳に追加

place the address on [put the address onto] the address bus  - 研究社 英和コンピューター用語辞典

アドレスバスのテスト方法及びテスト装置例文帳に追加

TEST METHOD AND TEST DEVICE FOR ADDRESS BUS - 特許庁

アドレスバス拡張制御方法およびシステム例文帳に追加

METHOD AND SYSTEM FOR CONTROLLING ADDRESS BUS EXPANSION - 特許庁

メモリ管理ユニット（ＭＭＵ）１は、仮想アドレスバス２から仮想アドレスを入力し、物理アドレスバス３に物理アドレスを出力する。例文帳に追加

A memory management unit(MMU) 1 inputs a virtual address from a virtual address bus 2 and outputs a physical address to a physical address bus 3. - 特許庁

...が, バスマスタだけがアドレスバスを駆動し信号を制御するのである.例文帳に追加

..., but only the bus master drives the address bus and control signals.  - コンピューター用語辞典

アドレスバスにおける状態遷移を低減させるシステム及び方法例文帳に追加

SYSTEM AND METHOD OF REDUCING STATE TRANSITION IN ADDRESS BUS - 特許庁

アドレスバスの拡張を行なう際の使用者の負担を軽減する。例文帳に追加

To reduce a burden of a user in expanding an address bus. - 特許庁

アドレスバス切替回路により、各第１アドレスバスと各第２アドレスバスとを接続するとともに、その接続に際しての互いの接続先を状況に応じて切替える。例文帳に追加

Respective first address busses and respective second address busses are connected with each other using an address bus switching circuit, and mutual connection destinations in their connections are switched according to situations. - 特許庁

与えられたアドレス信号をデコードするデコーダ（ＤＥＣａ−ＤＥＣｎ）が接続する実アドレスバス（１０）に対し、アドレス発生回路（２）からのアドレスを伝達するアドレスバス（３）から分岐ノード（４）を介して分岐アドレスバス（５）およびコンタクト（７ａ−７ｃ）を介してアドレス信号を伝達する。例文帳に追加

An address signal is transmitted to an actual address bus 10 to which decoders DECa-DECn decoding a given address signal are connected from an address bus 3 transmitting an address from an address generating circuit 2 through a branch node 4, a branch address bus 5, and contacts 7a-7c. - 特許庁

全てのメモリモジュールは中央の共通制御及びアドレスバスを共有する。例文帳に追加

All the memory modules share the central common control and the address bus. - 特許庁

アドレスバス5は、波形メモリ2と遅延メモリ3に対するアドレスを時分割で転送する。例文帳に追加

The address bus 5 transfers an address to the waveform memory 2 and a delay memory 3 in time division. - 特許庁

各バンクに対してのアドレス信号の伝達は、共通なアドレスバス５０ａ〜５０ｃにより行なわれる。例文帳に追加

Address signals are transmitted to respective banks by using common address buses 50a to 50c. - 特許庁

波形メモリのアクセス時間の間であっても、アドレスバスを他の用途に使用可能にすること。例文帳に追加

To use an address bus to other use even during an access time of a waveform memory. - 特許庁

デコーダ１２２は、アドレスバス１４０の第９ビットＡ8 〜第１５ビットＡ14から、アドレスを生成する。例文帳に追加

A decoder 122 generates an address from the 9th bit A8 - the 15th bit A14 of the address bus 140. - 特許庁

メモリモジュールアドレスバス用回路およびメモリモジュールをアドレス指定するためのシステム例文帳に追加

CIRCUIT FOR MEMORY MODULE ADDRESS BUS AND SYSTEM FOR ADDRESSING MEMORY MODULE - 特許庁

アドレスバス上の情報は新しいカラムアドレスで始まるとラッチされる。例文帳に追加

Information on an address bus is latched when it is started with a new column address. - 特許庁

アドレスレジスタ５は、受信したノードアドレスをアドレスバス２ａａに出力する。例文帳に追加

An address register 5 outputs a received node address to the address bus 2aa. - 特許庁

ＲＯＭ３０とＲＡＭ４０とで、データバス５１およびアドレスバス５０を共通化する。例文帳に追加

A data bus 51 and an address 50 are shared by ROM 30 and RAM 40. - 特許庁

プログラムトレース・メッセージングの間に、デバッグ・インタフェースはＣＯＦ事象の間にデバッグ・アドレスバスを介して仮想アドレスバスをサンプルする。例文帳に追加

A debug interface samples a virtual address bus through a debug address bus between COF events during program trace messaging. - 特許庁

バス切換回路１０３は、ウェイト信号ＷＳがＨレベルのときアドレスバスＡＢ１・データバスＤＢ１・コントロールバスＣＢ１とアドレスバスＡＢ３・データバスＤＢ３・コントロールバスＣＢ３とを接続する。例文帳に追加

A bus switching circuit 103 connects address bus AB1-data bus DB1-control bus CB1 and address bus AB3-data bus DB3-control bus CB3, when the wait signal WS is in the H-level. - 特許庁

マイクロコンピュータ３５を構成するバス制御回路２２は、ＣＰＵ２Ａが周辺回路１０Ｐにアクセスする場合にだけ、ＣＰＵ２Ａがコアアドレスバス１１に出力したアドレスを周辺アドレスバス１２に出力する。例文帳に追加

A bus control circuit 22, constituting the microcomputer 35, outputs an address outputted to a core address bus 11 by a CPU 2A to a peripheral address bus 12, only when the CPU 2A accesses a peripheral circuit 10P. - 特許庁

アドレスバス用スイッチ群７およびデータバス用スイッチ群９はＳＴＯＰ２信号に応答して、アドレスバス１０およびデータバス１１とＣＰＵ１とを切り離す。例文帳に追加

A switch group 7 for an address bus and a switch group 9 for a data bus isolate an address bus 10 and a data bus 11 from the CPU 1 in response to the STOP2 signal. - 特許庁

第１のラッチ２１および第２のラッチ３１は各々、このフェーズΦ１およびフェーズΦ２の期間に印加されたアドレスをラッチしてＲＯＭアドレスバス４２およびＲＡＭアドレスバス４３に出力する。例文帳に追加

First and second latches 21 and 31 respectively latch the addresses impressed in these phases ϕ1 and ϕ2 and output them to a ROM address bus 42 and a RAM address bus 43. - 特許庁

フラッシュメモリは、アドレスバスと、データバスと、制御線と、前記アドレスバスおよびデータバスに接続したアドレス指定可能不揮発性メモリセルアレイとを備える。例文帳に追加

A flash memory is provided with an address bus, a data bus, a control line, and an address specifiable non-volatile memory cell carry 64 connected to the address bus and the data bus. - 特許庁

一方、ウェイト信号ＷＳがＬレベルのときアドレスバスＡＢ１・データバスＤＢ１・コントロールバスＣＢ１とアドレスバスＡＢ２・データバスＤＢ２・コントロールバスＣＢ２とを接続する。例文帳に追加

On the other hand, the address bus AB1-data bus DB1-control bus CB1 and the address bus AB2-data bus DB2-control bus CB2 are connected, when the wait signal SW is in the L-level. - 特許庁

アドレスバス上の情報及び次アドレスバス上の情報は、両方とも冗長カラムデコーダによりデコードされ、デコーダ出力のアドレス情報は冗長カラム経路に提供される。例文帳に追加

Both of information on an address bus and information on a next address bus are decoded by redundant column decoders 302, 303, address information of a decoder output is provided to a redundant column path. - 特許庁

このとき、アドレスバス用固定値回路６のスイッチ６−ａ０〜６−ａ１５がオンとなり、アドレスバス１０に固定値６−ｂ０〜６−ｂ１５が書き込まれる。例文帳に追加

In this case, switches 6-a0 to 6-a15 of a fixed value circuit 6 for an address bus are turned on, and fixed values 6-b0 to 6-b15 are written in the address bus 10. - 特許庁

ＲＯＭチップ７０−１〜７０−４はアドレスバス３２の一部（３３）に接続され、アドレスバス３２の他の一部（３４）はコネクタ（６０，８０）を通して、サブ基板２０に戻されてアドレスデコーダ５０に入力される。例文帳に追加

The ROM chips 70-1 to 70-4 are connected with a part (33) of an address bus 32, and other part (34) of the address bus 32 is returned to the subsidiary board 20 through the connectors (60 and 80), and is input in the address decoder 50. - 特許庁

フレームバッファ３２，３４のデータバス，アドレスバスはフレームバッファ３３のそれとは独立して時分割でＭＰＵから制御可能である。例文帳に追加

Data buses and address buses of the frame buffers 32 and 34 can be controlled by the MPU on a time-division basis independently of those of the frame buffer 33. - 特許庁

マイクロコンピュータ７０は、特定のデータ領域の特定のデータによって、アドレスバス７３及びデータバス７４の異常を判定する。例文帳に追加

The microcomputer 70 determines the failures in the address bus 73 and the data bus 74 by the specific data in a specific data area. - 特許庁

テスト専用ＲＡＭ２４には、シングルチップモードによる動作中にアドレスバス及びデータバス上の情報が保存される。例文帳に追加

The information on address bus and data bus is stored in a dedicated test RAM 24 during the operation in the single chip mode. - 特許庁

波形メモリ2は、遅延メモリ3に対するアドレスがアドレスバス5で転送されている期間においてもアクセス可能となる。例文帳に追加

The waveform memory 2 can be accessed even in a period when the address to the delay memory 3 is transferred with the address bus 5. - 特許庁

エンコーダ及びデコーダは、アドレスバスにおけるスイッチング動作を減らすために様々な組み合わせの技術を利用し得る。例文帳に追加

The encoder and the decoder can utilize technology in various combination for reducing switching operations in an address bus. - 特許庁

次アドレスバス上の情報は、バーストサイクルモードで動作すると、次カラムアドレスのためにラッチされる。例文帳に追加

Information on a next address bus is latched for the next column address when it is operated by a burst cycle mode. - 特許庁

デバイス７１、７２、７３、７４、…、７ＮのＮ個のデバイス間は、各々１本ずつのデータバスとアドレスバスとにより接続される。例文帳に追加

N devices 71, 72, 73, 74,..., 7N are respectively connected by one of data buses and one of address buses. - 特許庁

スヌープブロックは、アドレスバスおよびデータバスに接続され、データバスからアドレスを受取るように構成される。例文帳に追加

A snoop block is connected to the address bus and the data bus and configured to receive an address from the data bus. - 特許庁

例示的な構成は、上でデータがブロック間で交換されるアドレスバスとデータバスとによって接続された少なくとも２つのブロックを含む。例文帳に追加

An embodiment of the configuration includes at least two blocks connected by an address bus and a data bus on which data are exchanged between the blocks. - 特許庁

複数のアドレスバッファとカラムプリデコ—ダとの間で共通アドレスバスラインを利用する半導体メモリ素子例文帳に追加

SEMICONDUCTOR MEMORY DEVICE USING COMMON ADDRESS BUS LINE BETWEEN PLURAL ADDRESS BUFFERS AND COLUMN PRE- DECODER - 特許庁

アドレスバスはマルチプレクサ１０を切り替えることにより、通常のアドレスデータと画像データを択一的に認識装置５に与える。例文帳に追加

The address bus alternately provides normal address data and image data to a recognition device 5 by switching a multiplexer 10. - 特許庁

ＰＣＩバス変換ＬＳＩ２１は、リセット解除後に、自動的にＰＡＬ２３にアドレスデータを拡張ボードバス２４のアドレスバスに出力する。例文帳に追加

After a reset cancel, the PCI bus conversion LSI 21 automatically outputs address data to the address bus of an extension board bus 24. - 特許庁

ＰＢ音格納回路５は、ＰＢＲＯＭ用アドレスバスＬ６、ＰＢＲＯＭイネーブル信号Ｌ７に従いＰＢ音データＬ８を出力する。例文帳に追加

A PB tone storage circuit 5 outputs PB tone data L8 according to the address bus L6 for the PBROM and a PBROM enable signal L7. - 特許庁

メモリセルのそれぞれはパラレルアドレスバス上を個々にアドレス可能であり、データはパラレルデータバス上を読み出しおよび／または書き込まれる。例文帳に追加

Each of the memory cells is individually addressable over a parallel address bus and data are read and/or written over a parallel data bus. - 特許庁

ＣＰＵ１１とメモリ１２とは、アドレスバス１３、データバス１４、リード信号線１５及びライト信号線１６によって接続されている。例文帳に追加

The CPU and the memory are connected together through an address bus 13, the data bus 14, a read signal wire 15 and a write signal wire 16. - 特許庁

そして、観測アドレスデータとアドレスバス上のデータが一致したときに、レジスタ部３５によってデータバス上のデータが記憶される。例文帳に追加

When the observation address data matches data on an address bus, data on a data bus is stored by a register 35. - 特許庁

これらを行うことにより最終的に計算されたデータからアドレスバスに起因するメモリ不良のアドレスビット位置が特定できる。例文帳に追加

According to this, the address bit position of the memory failure resulted from the address bus can be specified from the data finally calculated. - 特許庁