「1ゲート」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

半導体基板１の主表面上にゲート絶縁膜５を介してメモリセルゲート２を形成する。例文帳に追加

A memory cell gate 2 is formed on a main surface of a semiconductor substrate 1 via a gate insulating film 5. - 特許庁

ゲート２は、ｎ型の半導体基板１上にゲート絶縁膜３を介して設けられている。例文帳に追加

The gate 2 is provided on an n-type semiconductor substrate 1 via a gate insulating film 3. - 特許庁

ローパスフィルタ６は、ＦＥＴ１のゲートとＦＥＴ２のゲートとの間に設けられている。例文帳に追加

The LPF 6 is provided between the gate of the FET 1 and the gate of the FET 2. - 特許庁

Ｓｉ基板１上にゲート酸化膜２を介してゲート電極３、拡散層４を形成する。例文帳に追加

A gate electrode 3 and a diffusion interlayer 4 are formed over an Si substrate 1 with a gate oxide film 2 in between. - 特許庁

ｎＭＩＳＦＥＴＱｎは、基板１上にゲート絶縁膜３を介してゲート電極４を有している。例文帳に追加

An nMOSFET Qn has a gate electrode 4 on a substrate 1 with a gate insulating film 3 interposed. - 特許庁

ゲート電極２を覆うように基板１上にゲート絶縁膜３を形成する。例文帳に追加

A gate insulator film 3 is formed on the substrate 1 so that the gate electrode 2 may be covered. - 特許庁

シリコン基板１に、ゲート絶縁膜４を形成し、ゲート電極用の膜を積層する。例文帳に追加

On a silicon substrate 1, a gate insulating film 4 is formed, and a film for a gate electrode is laminated. - 特許庁

薄膜トランジスタ１０は、ゲート電極１、ゲート絶縁膜及び半導体層２を積層してなる。例文帳に追加

In a thin-film transistor 10, a gate electrode 1, gate insulating film, and a semiconductor layer 2 are stacked. - 特許庁

基板１の主面１Ｓ上にゲート絶縁膜４及びゲート電極５が形成されている。例文帳に追加

On the main surface 1S of the substrate 1, in addition, a gate-insulating film 4 and a gate electrode 5 are formed. - 特許庁

有機半導体層３は、ゲート絶縁層２を介してゲート電極１に対向配置されている。例文帳に追加

An organic semiconductor layer 3 is disposed in opposition to a gate electrode 1 via a gate insulating layer 2. - 特許庁

Ｎ型シリコン基板１上にゲート酸化膜３６およびＰ+型ゲート電極３５を形成する。例文帳に追加

A gate oxide film 36 and a P+ type gate electrode 35 are formed on an N-type silicon substrate 1. - 特許庁

該ゲート装置の本体部の側部には、ゲートと、車両検知センサと、カメラを配設する。例文帳に追加

A gate 6, a vehicle detection sensor 5 and a camera 4 are disposed on the side part of the body part 2 of the gate device 1. - 特許庁

バルブケーシング25のゲート側及び反ゲート側を、固定型１の組み込み孔23，22に嵌合する。例文帳に追加

The gate side and anti-gate side of the valve casing 25 are fitted in the insertion holes 23 and 22 of a fixed mold 1. - 特許庁

ゲート処理部は、復号化信号に対して第1制御信号を用いた時間ゲート処理を行って1次ゲート後信号を生成する1次ゲート処理器74、及び、1次ゲート後信号に対して第2制御信号を用いた時間ゲート処理を行って2次ゲート後信号を生成する2次ゲート処理器76を含んでいる。例文帳に追加

The gate processor has a primary gate processor 74 performing time gate processing using the first control signal to the decoding signal and generating a primary gated signal and a secondary gate processor 76 performing time gate processing using the second control signal to the primary gate signal and generating a secondary gated signal. - 特許庁

簡易ゲート装置は、ゲートバーの開閉装置１と動力発生ポンプ２からなる。例文帳に追加

The simple gate device comprises an opening/closing device 1 of a gate bar and a power generating pump 2. - 特許庁

このようなフィルムゲート１に連続して所定の横断面積を有するランナゲート２を設ける。例文帳に追加

A runner gate 2 having a predetermined cross-sectional area is provided so as to continue to the film gate 1. - 特許庁

シリコン基板１上にゲート絶縁膜５を設け、その上にコントロールゲート６を設ける。例文帳に追加

A gate insulating film 5 is installed on a silicon substrate 1, and a control gate 6 is arranged on it. - 特許庁

ゲートバルブ９を閉め、試料室１への出入口となるゲートバルブ８を開ける。例文帳に追加

The gate valve 9 is closed and a gate valve 8 as the entrance or exit to the sample chamber 1 is opened. - 特許庁

さらにＦＥＴ１とＦＥＴ２のゲート幅およびゲート長を互に異ならせる。例文帳に追加

Moreover, the gate widths and gate lengths of the FET 1 and the FET 2 are made different from each other. - 特許庁

ゲートパルス発生回路（21）から出力されるゲート駆動信号が、ゲート抵抗値補正回路1（22）及びゲート抵抗値補正回路2（23）の各補正抵抗を経由してセンスゲート端子Gs 及びメインゲート端子Gm 並びにMPU(24)の入力端へ出力される。例文帳に追加

A gate drive signal output from a gate pulse generation circuit (21) is output to a sense gate terminal Gs and a main gate terminal Gm and an input end of an MPU (24) via each correction resistor of a gate resistance value correction circuit 1 (22) and a gate resistance value correction circuit 2 (23). - 特許庁

私たちは入口のゲートで1日券を買った例文帳に追加

We bought one day passes at the entrance gate. - Eゲイト英和辞典

カブキゲートは第１ターミナルのエアサイドに位置する。例文帳に追加

Kabuki Gate is located on the airside of Terminal 1. - 浜島書店 Catch a Wave

基板１上にゲート電極３を形成する。例文帳に追加

A gate electrode 3 is formed on the substrate 1. - 特許庁

基板１上にゲート電極２を形成する。例文帳に追加

A gate electrode 2 is formed on a substrate 1. - 特許庁

ゲート電極２は、基板１の裏面に形成される。例文帳に追加

The gate electrode 2 is formed on the rear surface of the substrate 1. - 特許庁

基板１上にトンネルゲート絶縁膜２を形成する。例文帳に追加

On a substrate 1, a tunnel gate insulation film 2 is formed. - 特許庁

シリコン基板１の表面上にゲート絶縁膜を設け、ゲート絶縁膜上に第１のゲート電極５を設け、第１のゲート電極５上に層間絶縁膜を設け、層間絶縁膜上に第２のゲート電極６を設け、第１のゲート電極５を基準電位に固定する。例文帳に追加

A booster circuit comprises a gate insulating film provided on the surface of a silicon substrate 1, a first gate electrode 5 provided on the insulating film, an interlayer insulating film provided on the electrode 5, and a second gate electrode 6 provided on the insulating film in such a manner that the electrode 5 is fixed to a reference voltage. - 特許庁

メモリセルＭＣは、半導体基板１０と、この半導体基板上に形成された第１のゲート絶縁層１１と、半導体基板１０上に第1のゲート絶縁層１１を介して形成された浮遊ゲート１２と、この浮遊ゲート１２上に形成された第２のゲート絶縁層１３と、浮遊ゲート１２上に第２のゲート絶縁層１３を介して形成された制御ゲート１４とを有する。例文帳に追加

A memory cell MC includes: a semiconductor substrate 10; a first gate insulating layer 11 formed on the semiconductor substrate; a floating gate 12 formed on the semiconductor substrate 10 through the first gate insulating layer 11; a second gate insulating layer 13 formed on the floating gate 12; and a control gate 14 formed on the floating gate 12 through the second gate insulating layer 13. - 特許庁

ゲート放電トランジスタ２は、絶縁ゲート型トランジスタ１のオフ時にオンして絶縁ゲート型トランジスタ１のゲート電圧を低電位に固定する。例文帳に追加

A gate discharge transistor 2 turns on when the insulated gate transistor 1 is turned off to clamp a gate voltage of the insulated gate transistor 1 at low potential. - 特許庁

樹脂成形品１の成形時に当該樹脂成形品１に形成されたゲート部５を切断処理してなるゲート処理成形品において、前記ゲート部５にはゲートカット用の誘い込み部４が成形されているものである。例文帳に追加

In the gate-treated molding in which the gate part 5 formed in the resin molding 1 is cut when the molding 1 is molded, an inviting part 4 for gate cutting is molded in the gate part 5. - 特許庁

ゲート酸化膜１及び第１のゲート材２の形成後、ゲート酸化膜１及び第１のゲート材２をエッチングして素子分離領域４を形成する。例文帳に追加

After formation of a gate oxide film 1 and a first gate material 2, the gate oxide film 1 and the first gate material 2 are etched to form an element isolation region 4. - 特許庁

ゲート電極１はゲート配線６の別体部６ｂより低い熱伝導性を有し、ゲート配線６の別体部６ｂはゲート電極１より低い電気抵抗を有する。例文帳に追加

The gate electrode 1 has a thermal conductivity lower than that of the separated part 6b of the gate wiring 6, while the separated part 6b of the gate wiring 6 has an electric resistance lower than that of the gate electrode 1. - 特許庁

コルゲートクランプ用サポート体１０を、コルゲートクランプ１と別体にして、コルゲートクランプ１に装着可能な連結部１１と、その連結部１１に連設され、コルゲートクランプ１にクランプされたコルゲートチューブを所定姿勢で保持するサポート部１２とから形成した。例文帳に追加

A supporting body 10 for a corrugate clamp is separated from a corrugate clamp 1 and is formed of: a coupling portion 11 that can be attached to the corrugate clamp 1; and a support portion 12 that continues to the coupling portion 11 and holds a corrugate tube clamped by the corrugate clamp 1 in a predetermined posture. - 特許庁

本発明は、ゲートパッド電極1の近くで、ゲートパッド電極1と同じ面積にセンスパッド電極3を設けるものである。例文帳に追加

A sense pad electrode 3 is formed near a gate pad electrode 1 in the same area as the gate pad electrode 1. - 特許庁

はしご型のゲート電極４は、ゲート電極４ａとゲート電極４ｂとを電気的に接続する共通接続部４ｄ上に設けられたゲートコンタクト７を介してワード線１に接続されている。例文帳に追加

The ladder type gate electrode 4 is connected to the word line 1 through a gate contact 7 provided on a common connection part 4d electrically connecting the gate electrodes 4a, 4b. - 特許庁

オペレーショナルブロック(14)は、複数のオペレーショナルロジックゲート(20)と、予備のロジックゲートの第1サブグループ(22)と、予備のロジックゲートの第2サブグループ(24)と、オペレーショナル配線(40)と、予備のゲート配線(42)とを含む。例文帳に追加

The operational block 14 includes a plurality of operational logic gates 20; a first subgroup 22 of spare logic gates; a second subgroup 24 of spare logic gates; operational wiring 40; and spare gate wiring 42. - 特許庁

半導体基板１の表面に、ソース／ドレイン層９を、ゲート電極５の幅方向Ｘから挟むように、ゲート電極５のゲート幅を決定するｎ型のゲート幅決定層１５が設けられている。例文帳に追加

An n type gate width deciding layer 15 for deciding the gate width of the gate electrode 5 is formed so that the source/drain layers 9 can be interposed from gate width direction X of the gate electrode 5 on the surface of the semiconductor substrate 1. - 特許庁

本発明では、半導体基板１上に互いに隣接して配置された浮遊ゲート１１と制御ゲート１６とを有するゲート電極Ｇ１、Ｇ２間に、ゲート側壁絶縁膜２２を介してシールド電極２５を配置している。例文帳に追加

The shield electrode 25 is arranged between the gate electrodes G1, G2 which are arranged adjacent to each other on a semiconductor substrate 1 and have a floating gate 11 and a control gate 16 via a gate sidewall insulating film 22. - 特許庁

基板１上に、ゲート絶縁膜３及びゲート電極４からなるゲート構造５を形成した後に、ＳｉＯ_２からなるオフセットスペーサ７をゲート構造５の側部に形成する。例文帳に追加

After a gate structure 5 composed of a gate insulating film 3 and a gate electrode 4 is formed on a substrate 1, an offset spacer 7 composed of SiO_2 is formed at the side of the gate structure 5. - 特許庁

０．２μｍ以下のゲート長を有するゲート電極を備える電界効果トランジスタであって、基板１とゲート絶縁膜２とゲート電極６とを備える。例文帳に追加

A field effect transistor, provided with a gate electrode having a gate length of not more than 0.2 μm, is provided with a substrate 1, a gate insulating film 2 and a gate electrode 6. - 特許庁

この基板１に第１のゲート絶縁膜５を介して浮遊ゲート６が形成され、更に第２のゲート絶縁膜７を介して制御ゲート８が形成される。例文帳に追加

A floating gate 6 is formed on the substrate 1 via a first gate insulating film 5, and furthermore a control gate 8 is formed via a second gate insulating film 7. - 特許庁

半導体基板１表面に高ゲート耐圧ＭＯＳ素子３２のゲート酸化膜６が設けられ、ゲート酸化膜６上にゲート電極９が設けられている。例文帳に追加

On the top surface of the semiconductor substrate 1, the gate oxide film 6 of the high gate dielectric strength MOS element 32 is provided, and on the gate oxide film 6, a gate electrode 9 is provided. - 特許庁

ＰＭＯＳＴｒ１のゲートＧ１とＮＭＯＳＴｒ３のゲートＧ３とは連設され、ＰＭＯＳＴｒ２のゲートＧ２とＮＭＯＳＴｒ４のゲートＧ４とは連設される。例文帳に追加

The ate G1 of the PMOSTr 1 is continuously provided with the gate G3 of the NMOSTr 3, and the gate G2 of the PMOSTr 2 is continuously provided with the gate G4 of the NMOSTr 4. - 特許庁

この基板１に第１のゲート絶縁膜５を介して浮遊ゲート６が形成され、更に第２のゲート絶縁膜７を介して制御ゲート８が形成される。例文帳に追加

A floating gate 6 is formed on the substrate 1 through the intermediary of a first gate insulating film 5, and a control gate 8 is formed through the intermediary of a second gate insulating film 7. - 特許庁

ＦＥＴ１は、半導体基板２に設けられており、ソース（ソース領域）４と、ドレイン（ドレイン領域）５と、互いに独立した第１のゲート（第１のゲート電極）６ａおよび第２のゲート（第２のゲート電極）６ｂとを有している。例文帳に追加

A FET 1 is provided to a semiconductor substrate 2 and comprises a source (source region) 4, a drain (drain region) 5, a first gate (first gate electrode) 6a and a second gate (second gate electrode) 6b separated from each other. - 特許庁