「1ゲート」に関連した英語例文の一覧と使い方(70ページ目) - Weblio英語例文検索

ゲート電極２７の側壁に形成されるサイドウォール２６は、ＣＭＯＳトランジスタ１のサイドウォール８とは異なり、ドレイン側とソース側とで、水平方向（半導体層２の表面に沿った方向）の厚さが異なっており、ドレイン側のサイドウォール２６Ｂは、ソース側のサイドウォール２６Ａよりも厚い。例文帳に追加

A sidewall 26 formed on a sidewall of a gate electrode 27 is different in thickness in a horizontal direction (along an upper surface of a semiconductor layer 2) between a drain side and a source side differently from a side wall 8 of a CMOS transistor 1, and a sidewall 26B on the drain side is thicker than a sidewall 26A on the source side. - 特許庁

ＴＦＴ基板１と、対向基板２と、ＴＦＴ基板と対向基板に挟持された誘電率異方性が負である液晶３とを備える液晶表示装置において、ＴＦＴ基板に設けられた画素電極８は、それぞれ対応するゲートラインとデータラインで区画される領域から、ＴＦＴ基板を平面視した際における配向膜の配向処理の基端方向に所定距離だけ変位している。例文帳に追加

In the liquid crystal display which has a TFT substrate 1 and its facing substrate 2 with negative permittivity anisotropy liquid crystals 3 in between; the pixel electrodes 8 on the TFT substrate are displaced by the predetermined distance from the areas demarcated by the gate lines and data lines toward the edge of the substrate aligned by the alignment layer in a plan view of the TFT substrate. - 特許庁

このレプリカ回路の出力Ｖrep と基準電圧Ｖref とを比較器２１で比較してこの比較出力ＶcsをトランジスタＴ４とＴ３のゲート共通接続点へ供給する帰還ループを構成することにより、ＣＭＬ回路１の出力の安定化を図るものであるが、ノイズの周波数によっては、帰還ループで共振が発生してしまう。例文帳に追加

Output Vrep of the replica circuit is compared with a reference voltage Vref by a comparator 21, and a feedback loop is constituted for supplying comparison output Vcs to a gate common connecting point of the transistors T4 and T3, such that stabilization in the output of the CML circuit 1 is attained but resonance may occur in the feedback loop in accordance with a frequency of noise. - 特許庁

ゲートウェイ部４は、操作制御部１からＤＶＤデータの送信要求を受信すると共にオーディオデータ受信部３でのオーディオデータの受信要求を受信し、当該受信要求に基づいて、取得したＤＶＤデータ内のオーディオデータをオーディオデータ受信部３に送信すると共に、ビデオ／地図データ受信部７にＤＶＤデータ内のビデオデータを送信する。例文帳に追加

The gateway part 4 receives transmission requirement of DVD data from an operation control part 1 and receives receiving requirement of the audio data at the audio data receiving part 3, transmits the obtained audio data in the DVD data to the audio data receiving part 3 based on the receiving requirement, and transmits the video data in the DVD data to the video/map data receiving part 7. - 特許庁

基板１に形成した結晶性サファイア薄膜５０をシードにして多結晶シリコン等を溶解した低融点金属層からヘテロエピタキシャル成長により単結晶シリコン層７を形成し、この単結晶シリコン層７を表示部−周辺駆動回路一体型のＬＣＤなどの電気光学装置のトップゲート型ＭＯＳＴＦＴに用いる。例文帳に追加

Using a thin film 50 of crystalline sapphire formed on a substrate 1 as a seed, a single crystal silicon layer 7 is formed from a low melting point metal layer of molten polysilicon through heteroepitaxial growth and the single crystal silicon layer 7 is employed in a top gate type MOSFET of an electrooptic device, e.g. a display section-peripheral drive circuit integrated LCD. - 特許庁

ゲート電極の両側のソース形成予定領域とドレイン形成予定領域とに、ポリシリコン層１６の端部直下の領域に不純物が入り込むようにシリコン基板１０に対して斜めの方向からヒ素Ａｓ^+或いはリンＰ^+を低濃度でイオン注入して（図１（Ｂ））、１回目の低濃度イオン注入を行う。例文帳に追加

A first low-dose ion implantation is made to a source forming region and a drain forming region located on both sides of the gate electrode, by implanting arsenic As+ or phosphorus P+ with a low concentration to a silicon substrate from a tilted direction in such a way that the impurities are doped in regions just underneath the edges of the polysilicon layer 16 (Fig. 1 (B)). - 特許庁

半導体記憶装置１は、メモリセル１１につながるワード線ＳＸに駆動電圧ＶＸＰＧ＿ｉｊを印加するワードドライバ２０と、そのワードドライバ２０に駆動電圧ＶＸＰＧ＿ｉｊを供給し、ワードドライバ２０を構成するトランジスタ群のバックゲートに基板電圧ＶＸＰＧ＿ｉを印加する内部電源回路３０とを備える。例文帳に追加

The semiconductor storage device 1 comprises a word driver 20 for applying a driving voltage VXPG_ij to a word line SX connecting to a memory cell 11, and an internal power source circuit 30 for supplying the driving voltage VXPG_ij to the word driver 20 and applying a substrate voltage VXPG_i to back gates of a group of transistors constituting the word driver 20. - 特許庁

ゲートウェイ１は、端末３からの電子メールの受信要求に対して、当該端末宛の電子メール本文と添付ファイルとをメールサーバ２から取得し、端末３に対して、取得した電子メール本文を送信するとともに当該電子メール本文に添付ファイルが添付されている旨を通知する。例文帳に追加

A gateway 1 acquires an e-mail text to a terminal 3 and its attached file from a mail server 2 in response to an e-mail receiving request from the corresponding terminal 3, transmits the acquired e-mail text to the terminal 3 and also notifies the terminal 3 about the effect that the attached file is attached to the e-mail text. - 特許庁

フォトダイオード１と増幅トランジスタ４とリセットトランジスタ３からなる2次元イメージセンサにおいてリセットトランジスタ３を増幅トランジスタ４のゲートとソースの間に設け、全ての増幅トランジスタ４のソース電圧を同時に強制的に駆動することにより画素の選択を行う。例文帳に追加

In a two-dimensional image sensor comprising pixels each including a photo diode 1, an amplifier transistor 4, and a reset transistor 3, the reset transistor 3 is located between the gate and the source of the amplifier transistor 4, and the pixel is selected by forcibly driving a source voltage of all the amplifier transistors 4 at the same time. - 特許庁

トランジスタＭ１とＭ３のゲート間に所定の抵抗値をを持つ抵抗器Ｒ２を挿入し、バイアス回路１の実質的動作に影響を与えずに、端子Ｔ１に印加される基準電圧Ｖ_1 の値の変化に応じて変化する出力バイアス電圧Ｖ_OUT の値を、抵抗器Ｒ２の電圧降下の電圧値だけ低下させる。例文帳に追加

A resistor R2 with a prescribed resistance is inserted between gates of the TRs M1, M3 and the output bias voltage VOUT changed in response to a change in a reference voltage V1 applied to a terminal T1 is reduced by a voltage drop across the resistor R2 without giving effect on a substantial operation of the bias circuit 1. - 特許庁

本発明の可変利得増幅回路では、増幅トランジスタのゲートに入力される信号のレベルを低くする（図１（ａ）の状態（Ａ）〜（Ｄ））ために、第１可変利得増幅部の利得が最小になったとき、第２可変利得増幅部が備える第１抵抗および第２抵抗にバイアス電圧を印加する。例文帳に追加

The variable gain amplifier circuit applies a bias voltage to a first resistor and a second resistor provided in a second variable gain amplification section when a gain of a first variable gain amplification section is minimum, for the purpose of lowering a level of a signal input into a gate of an amplifier transistor (as shown by states (A)-(D) in Figure 1(a)). - 特許庁

チャージポンピング法を用いて、半導体基板上に形成されたＭＩＳ型トランジスタの界面準位密度を求める半導体装置の評価方法において、まず、パルス波が連続してなる第１の測定信号をＭＩＳ型トランジスタのゲートに印加して前記半導体基板に流れる第１の電流値を測定する。例文帳に追加

In the method of testing the semiconductor device to determine an interface state density of a MIS transistor formed on a semiconductor substrate 1 by using the charge pumping method, first, a value of a first current made to flow to the semiconductor substrate by applying a first measurement signal composed of continuous pulse waves to a gate of the MIS transistor is measured. - 特許庁

ゲートウェイ装置１は、表計算データから、レイアウト情報と、セル内の文字情報と、識別情報を有する入力フォーム情報とを取得し、これらの情報からＨＴＭＬのレイアウトを示すスタイル定義データ及びＨＴＭＬの構造を示すＨＴＭＬ構造定義データを作成してＨＴＭＬデータを出力する。例文帳に追加

A gateway device 1 acquires layout information, character information in cells and input form information having identification information from a spreadsheet data, creates style definition data indicating layout of HTML and HTML structure definition data indicating a structure of the HTML from the acquired information, and outputs HTML data. - 特許庁

単相クロックを使用する半導体集積回路全体もしくは回路ブロック内のフリップフロップ回路単位１に、立ち上がり及び立ち下がりの両エッジクロック入力切り換え用のＸＯＲゲート４と、通常動作用とテスト用リセット入力切り換え用セレクタ７をあらかじめ設ける。例文帳に追加

A whole semiconductor integrated circuit using a single-phase clock or a flip-flop circuit unit 1 in a circuit block is previously provided with both an XOR gate 4 for switching between rising-edge and falling-edge clock inputs and a selector 7 for switching between reset inputs for normal operation and for tests. - 特許庁

基板１上に形成されたカソード２と、カソード２に電気的に接続して形成されたダイヤモンド状炭素からなるエミッタ３と、エミッタ３から離間して配設されたゲート４とを備えて成る電子放出源において、エミッタ３が、ダイヤモンド状炭素の表面に少なくとも１つの突起物を有する。例文帳に追加

In the electron emission source comprising a cathode 2 formed on a substrate 1, an emitter 3 which is electrically connected to the cathode 2 and formed of a diamond-like carbon, and a gate 4 separated from the emitter 3, the emitter 3 has at least one projection on a surface of the diamond-like carbon. - 特許庁

領域１に電極（３）によって加えられるバイアス（Ｖ_b）は、ソースドレインパス（６）を有する単一電子トランジスタの形の電位計（４）に個々の電子がゲート電界を加えるようにして反対の荷電電子及び正孔を分離し、ソースドレインパス（６）に沿うキャリヤ電荷の輸送はクーロン遮断で制限される。例文帳に追加

A bias (Vb) applied to the region 1 by an electrode 3 separates oppositely charged electrons and holes, so that individual electrons applies a gate electric field to an electrometer 4 having a type of single electronic transistor with a source-drain path 6, and the transfer of carrier charges along the source/drain path 6 is limited by the Coulomb screening. - 特許庁

Ｓ／ＭＩＭＥゲートウェイ装置２０の主制御部１は、受信された電子メールのヘッダに含まれた宛先アドレスの情報と、受信された電子メールに含まれずかつ電子メールに係るＲＣＰＴコマンドで指定される宛先アドレスの情報とを送信メール情報格納メモリ５に格納する。例文帳に追加

A main control unit 1 of an S/MIME gateway device 20 stores a sent mail information storage memory 5 with information on a destination address contained in the header of the received electronic mail and information on a destination address not contained in the received electronic mail and specified with an RCPT command associated with the electronic mail. - 特許庁

ロック状態のユニバーサルメモリ１が情報処理装置に取り付けられると、リセットコマンドによってユニバーサルメモリの全データがリセットされ、これとともに、リセット信号発生部１１からリセット信号Ｒが発生し、ロックレジスタ８がリセットされてアンドゲート９１〜９１６がオンする。例文帳に追加

When the universal memory 1 in the lock state is installed to the information processor, all the data of the universal memory are reset by a reset command, a reset signal R is generated from a reset signal generation part 11, the lock register 8 is reset, and the AND gates 91-916 are turned on. - 特許庁

III-Ｖ族化合物半導体からなる基板１上に活性層３、エッチング停止層４、およびキャップ層５を順に成長させた後、メサエッチングを施して素子領域を分離形成し（第１の工程）、上記メサ上にゲート電極Ｇの幅を規定する開口部を有するマスク１１を形成する。例文帳に追加

After an active layer 3, an etching stopping layer 4, and a cap layer 5 are successively grown on a substrate 1 composed of a III-V compound semiconductor, an element region is separately formed by subjecting it to mesa etching (first process), and a mask having an opening for controlling the width of a gate electrode G is formed on the formed mesa. - 特許庁

たとえばＧａＡｓからなる半絶縁性基板１上に、アンドープのＧａＡｓからなるバッファ層２を介して、たとえばＳｉがドープされたｎ形のＧａＡｓからなる導電性半導体層３が設けられ、そのｎ形半導体層３上に一定間隔でゲート電極７（７ａ〜７ｆ）が設けられている。例文帳に追加

On a semi-insulating substrate 1 made of, for example, GaAs, a conductive semiconductor layer 3 made of n type GaAs doped with, for example, Si is provided across a buffer layer 2 made of undoped GaAs, and on the n type semiconductor layer 3, gate electrodes 7 (7a to 7f) are provided at constant intervals. - 特許庁

インターネット網２に接続されて集合住宅Ｍ内のゲートウェイ１２は、監視盤１０を通じて集中監視制御系の設備に対する監視／制御や上記ネットワーク系設備の監視／制御の情報の授受を行う連動サービス機能を少なくとも備えたセンターサーバー１との間で情報の授受を行う。例文帳に追加

A gateway 12 in the collective housing M connected to an Internet network 2 exchanges information with the center server 1 provided with at least a linked service function for exchanging monitoring/control information from a monitoring board 10 relating to the equipment for the integrated monitoring/control system, and the monitoring/control information about a network facility. - 特許庁

ＨＦＥＴ１は、ＳＩ−ＳｉＣからなる基板１０上に、ノンドープのＧａＮ層１１、ノンドープのＡｌＧａＮ層１２が積層され、ＡｌＧａＮ層１２上にソース電極１３、ゲート電極１４、ドレイン電極１５が形成され、素子分離領域１６によって他の素子と分離されている構造である。例文帳に追加

An HFET 1 has a non-doped GaN layer 11 and a non-doped AlGaN layer 12 stacked on a substrate 10 made of SI-SiC, and also has a source electrode 13, a gate electrode 14, and a drain electrode 15 formed on the AlGaN layer 12 and isolated from other elements by an element isolation region 16. - 特許庁

移動端末１からオリジン・サーバ１２の有料コンテンツの購入要求があり、オリジン・サーバ１２から承認のＨＴＴＰ応答があったとき、ウェブ・ゲートウエイ（ＷＧＷ）１０は、該ＨＴＴＰ応答のステータス・コードを“402”に設定して、プロキシサーバ（ＷＡＰ−ＧＷ及びＪＳＰ）８に中継する。例文帳に追加

When the purchase of charged content of an origin server 12 is requested from a mobile terminal 1, and an HTTP response for approval is received from the origin server 12, a web gateway (WGW)10 sets a status code of HTTP response to "402", and relays the same to a proxy server (WAP-GW and JSP)8. - 特許庁

ゲート絶縁膜１０は、第１主面１１１及びその第１主面１１１に対向する第２主面１１２を有する第１の酸窒化膜１１と、第１主面１１１上の、窒素濃度が１×１０^21原子／ｃｍ^3以上の第２の酸窒化膜１２と、第２の酸窒化膜１２上に配置された第３の酸窒化膜１３とを含む。例文帳に追加

A gate insulating film 10 includes a first oxynitride film 11 having a first principal surface 111 and a second principal surface 112 opposed to the first principal surface 111, a second oxynitride film 12 having a nitride concentration of not less than 1×10^21 atoms/cm^3 on the first principal surface 111, and a third oxynitride film 13 arranged on the second oxynitride film 12. - 特許庁

ＦＤ５の不純物層５１との接続部分に位置する出力ゲートＯＧ下のチャネル領域（第1不純物層３）に、このチャネル領域よりもポテンシャル電位が深くなるように、信号検出部の不純物層５１の平面視幅よりも狭い幅で不純物領域３Ｂが形成されている。例文帳に追加

An impurity range 3B is formed by the width in a plan view narrower than the width of a dopant layer 51 in a signal detector, so that the potential voltage becomes deeper than this channel region to the channel region under the output gate OG located in the part for a joint with the dopant layer 51 of an FD 5 (first dopant layer 3). - 特許庁

第１導電型の半導体基板１上に形成されたＭＯＳ型トランジスタのドレインが、ゲート電極１２に近い側から順に、第２導電型の第１の低濃度拡散層１４と、第２導電型の第１の高濃度拡散層１９と、第２導電型の第１の低濃度拡散層２１と、第２導電型の第２の高濃度拡散層１８とを備える。例文帳に追加

The drain of an MOS transistor formed on a first conductivity type semiconductor substrate 1 comprises a second conductivity type first lightly doped diffusion layer 14, a second conductivity type first heavily doped diffusion layer 19, a second conductivity type first lightly doped diffusion layer 21, and second conductivity type second heavily doped diffusion layer 18 formed sequentially from the side close to a gate electrode 12. - 特許庁

ハイレベルの電圧が制御端子に印加されたときにオンになるパワー半導体素子を駆動する回路であって、ドライバーＩＣ２と、ドライバーＩＣ２の出力電圧がハイレベルであるときに、ドライバーＩＣ２の出力電圧よりも高い電圧をｎチャネルのパワーＭＯＳＦＥＴ１のゲート端子に印加する高電圧駆動回路３とを備えることを特徴とするパワー半導体素子の駆動回路。例文帳に追加

The circuit for driving a power semiconductor element which is turned on when a high level voltage is applied to a control terminal comprises a driver IC 2, and a high voltage drive circuit 3 for applying a voltage higher than the output voltage of the driver IC 2 to the gate terminal of an n-channel power MOSFET 1 when the output voltage of the driver IC 2 has a high level. - 特許庁

Ａ／Ｄ変換回路１は、パルス遅延回路として、反転回路をリング状に接続したリングゲート遅延回路（ＲＧＤ）１０を備えており、そのＲＧＤ１０では、Ａ／Ｄ変換対象の電圧信号Ｖｉｎが電源電圧として印加され、該電圧信号Ｖｉｎに応じてパルス信号の周回時間が変化する。例文帳に追加

This A/D conversion circuit 1 is provided with a ring gate delay circuit (RGD) 10 obtained by connecting inversion circuits in a ring shape as a pulse delay circuit, and in the RGD 10, the voltage signal Vin of an A/D conversion object is applied as power supply voltage and the circling time of a pulse signal changes in accordance with the voltage signal Vin. - 特許庁

光ディスク記録装置１の描画パルス生成部２７は、エンコーダ２３から供給されるフレーム化されたデータのビット列信号に含まれるメインデータのビット列を判定し、その判定結果から、パルス信号ＤＯＴＸ１とパルス信号ＤＯＴＸ２を生成し、ゲート回路２８に出力する。例文帳に追加

A drawing pulse generation part 27 of an optical disk recording device 1 determines a bit string of main data included in a bit string signal of the framed data supplied from an encoder 23 and generates a pulse signal DOTX1 and a pulse signal DOTX2 from the determination result to output them to a gate circuit 28. - 特許庁

複数の通信チャネル間でフレームデータの転送制御を行う車載ゲートウェイ装置１であって、複数の通信チャネル間でフレームデータの振り分けを行う検索エンジン部１１と、振り分けられたフレームデータを一時的に蓄積する送信ＦＩＦＯ２１とを複数の通信チャネルごとに設けた構成を備えている。例文帳に追加

The on-vehicle gateway apparatus 1 is for controlling the transfer of frame data between multiple communication channels and includes a search engine part 11 for routing the frame data between the multiple communication channels and a transmission FIFO 21 for temporarily storing the routed frame data, that are respectively provided for each of the multiple communication channels. - 特許庁

制御手段１は、連動スイッチ３と電動モータ２との間に設けられるものであって、所定の条件下において電流の流れるトライアック１１と、トライアック１１のゲートのところに所定のパルス電圧を加電するトリガー手段１２と、電動モータ２及びトライアック１１に対して直列に接続されるＰＴＣ素子１３と、からなる。例文帳に追加

The control means 1 is provided between the interlocking switch 3 and the electric motor 2, and formed of a TRIAC 11, through which the current is flowed under the predetermined condition, a trigger means 12 for applying the predetermined pulse voltage to a gate of the TRIAC 11, and a PTC element 13 connected in series to the electric motor 2 and the TRIAC 11. - 特許庁

ＭＯＳ−ＦＥＴ１０の異常を検出するための電圧駆動素子の異常検出装置１であって、ＭＯＳ−ＦＥＴ１０に抵抗３を介してパルス状に印加されたゲート電圧の波形を抵抗３の両側でそれぞれ検出するとともに、検出した波形に基づき、ＭＯＳ−ＦＥＴ１０の異常を検出する異常検出手段６を備える。例文帳に追加

The abnormality detection device for the voltage driving element 1 for detecting the abnormality of an MOS-FET 10 comprises an abnormality detection means 6 which detects waveform of a gate voltage applied to the MOS-FET 10 in pulses through a resistor 3 at both sides of the resistor 3, and detects the abnormality of the MOS-FET 10 based on the detected waveforms. - 特許庁

モバイル端末ごとに確保されるパケットバッファ８と、ダウンリンクパケットをハンドオーバ期間にわたってパケットバッファ８に保持するパケットバッファリング処理部６と、モバイル端末からの要求に応じてパケットを再送信するパケット再送処理部７をＩＰゲートウェイ装置１に備える。例文帳に追加

An IP gateway device 1 includes a packet buffer 8 which is secured for each mobile terminal; a packet buffering processing unit 6 for holding a downlink packet in the packet buffer 8 for a handover term, and a packet retransmission processing unit 7 for retransmitting a packet in response to a request from the mobile terminal. - 特許庁

シリコン基板１の上に第１のＳｉＯ_２膜を形成する工程と、この第１のＳｉＯ_２膜の上に、遷移金属を含む高誘電率絶縁膜を形成する工程と、この高誘電率絶縁膜の上に第２のＳｉＯ_２膜を形成する工程と、この第２のＳｉＯ_２膜の上にゲート電極を形成する工程とを有する。例文帳に追加

The method for manufacturing a semiconductor device comprises a process for forming a first SiO_2 film on a silicon substrate 1, a process for forming a high-permittivity insulating film containing a transition metal on the first SiO_2 film, a process for forming a second SiO_2 film on the high-permittivity insulating film, and a process for forming a gate electrode on the second SiO_2 film. - 特許庁

その後、温度が約８５０℃〜約１１００℃で、圧力が約８ｍＴｏｒｒのチャンバ内に、流量比が９：１の水素と酸素とを約１０Ｌ／ｍ（標準状態）の流量で直接に導入し、減圧状態の水蒸気雰囲気で容量絶縁膜１５ａとゲート絶縁膜１５ｂとを同時に形成する。例文帳に追加

Subsequently, hydrogen and oxygen are introduced at a flow rate of about 10 L/m (standard state) and a flow rate ratio of 9:1 directly into a chamber having a temperature of about 850°C-1100°C and a pressure of about 8 mTorr thus forming the capacitance insulating film 15a and the gate insulating film 15b simultaneously in a steam atmosphere under reduced pressure. - 特許庁

半導体基板１上に、少なくとも、チャネル層３及びエッチングストッパ層８が順次設けるとともに、、前記エッチングストッパ層８上に該エッチングストッパ層８とショットキー接触するゲート電極１０を設けた電界効果型化合物半導体装置の前記エッチングストッパ層８としてＩｎ組成比が０．６６〜０．９のＩｎＧａＰを用いる。例文帳に追加

A channel layer 3 and an etch stop layer 8 at least are sequentially formed on a semiconductor substrate 1, and InGaP having an In composition ratio of 0.66-0.9 is used as the etch stop layer 8 of the field effect compound semiconductor device where a gate electrode 10, which is in Schottky contact with the etch stop layer 8, is formed on the etch stop layer 8. - 特許庁

トランジスタのソース、ドレインに強誘電体キャパシタの両端を接続してなる複数のユニットセルが直列接続され、その一端が選択ゲートを介して第１の端子Ａに接続され他端が第２の端子Ｂに接続されて構成されたセルブロックＭＣＢｉｊがマトリクス配列されてセルアレイ１が構成される。例文帳に追加

A cell block MCBij constituted so that a plurality of unit cells in which both ends of a ferroelectric capacitor are connected to a source and a drain of a transistor are connected in series, one end is connected to a first terminal A through a selection gate and the other end is connected to a second terminal are arranged in a matrix state, so that a cell array 1 is constituted. - 特許庁

上記角度調整によりゲート開時に、扉体７及びカウンタウエイト９が水路１上あるいは計画水位Ｇ以上となるようにすることを、軸芯高Ｆの寸法を小さくして果たせ、これに伴い、伸縮ボルト３６及び角度調整機構３３の操作箇所（作業箇所）が低くなり作業性及び安全性の向上を図ることができる。例文帳に追加

To set the door body 7 and the counterweight 9 on a waterway 1 or not less than a planning water level G when opening a gate by adjusting the angle, can be performed by reducing a dimension of an axial height F to thereby lower an operation place (a work place) of the extensible/contractible bolt 36 and the angle adjusting mechanism 33 to improve workability and safety. - 特許庁

ヒータ２への通電時、出力端子ＯｕｔからＨｉ信号を出力している場合、ＣＰＵ１は、入力端子Ｉｎの電圧が負電圧になったと判定したとき、出力端子ＯｕｔからＬｏ信号を出力するので、微分回路５から負パルスがトライアック３のゲート電極Ｇに入力され、トライアック３がオンする。例文帳に追加

When power is supplied to a heater 2, and an Hi signal is output from an output terminal Out, a CPU 1 decides that the voltage of an input terminal In is turned to a negative voltage, and outputs an Lo signal from the output terminal Out, and a negative pulse is input from a differential circuit 5 to a gate electrode G of a triac 3, and the triac 3 is turned on. - 特許庁

本発明の偏心体の製造方法は、成形金型１の型閉合時において固定型部２と可動型部３との間に形成される少なくとも筒状のキャビティ４内へ樹脂を射出充填することによって、キャビティ４の中心軸Ｏに対してキャビティ４へ連通するゲート５とは反対側に凹部を有する偏心体を得ることとしている。例文帳に追加

The method of manufacturing an eccentric article comprises injection-charging an at least cylindrical cavity 4 formed between a fixed mold 2 and a movable mold 3 with a resin during mold closing of a mold 1 so as to obtain an eccentric article having a recessed part on the side opposite to a gate 5 communicating with the cavity 4 with respect to the central axis O of the cavity 4. - 特許庁

熱交換器１は、間隔を置いて平行に配置された上部ヘッダパイプ２及び下部ヘッダパイプ３と、上部ヘッダパイプ２及び下部ヘッダパイプ３の間に複数配置され、内部に設けた冷媒通路５を上部ヘッダパイプ２及び下部ヘッダパイプ３の内部に連通させた偏平チューブ４と、偏平チューブ４間に配置されたコルゲートフィン６を備える。例文帳に追加

The heat exchanger 1 includes upper and lower header pipes 2, 3 arranged in parallel at an interval, the plurality of flat tubes 4 arranged between the upper and lower header pipes 2, 3 and having vertical refrigerant passages 5 provided inside and communicated with inside of the upper and lower header pipes 2, 3, and corrugated fins 6 arranged between the flat tubes 4. - 特許庁

逆テーパの断面形状を有する樹脂溜まり７をスプール６直下の第一の金型１の天面に設けており、樹脂注入口やスプール６の内壁に付着する大きなコールドスラグを前記樹脂溜まり７で捕捉することができるため、ゲート９の詰まりを防止して成形不良を低減することができる。例文帳に追加

The resin reservoir 7 having a reverse tapered cross-sectional shape is provided on the top face of the first mold 1 directly under the sprue 6, the cold slug adhering to the inner wall of the resin injection port or the sprue 6 is caught in the resin reservoir 7, and therefore, the plugging of the gate 9 is prevented to reduce the defective molding. - 特許庁

本発明の液晶表示装置１は、制御部１０の駆動制御部７が、ゲートドライバ５とソースドライバ６とを介して液晶表示パネル３の黒挿入駆動を制御し、駆動制御部７の制御に応じてＰＷＭ制御部９がインバータ４を介してバックライト２の動作を制御する。例文帳に追加

In the liquid crystal display device 1 of the invention, the driving control section 7 of a control section 10 controls the black insertion driving of the liquid crystal display panel 3 via a gate driver 5 and a source driver 6, and a PWM control section 9 controls the operation of the backlight 2 via an inverter 4 according to control of the driving control section. - 特許庁

画素電極３とＴＦＴ４とゲート配線１２およびデータ配線１４が設けられた第１の基板１と、対向電極２５が設けられた第２の基板２とを接合する枠状シール材３２に形成された液晶注入口３３の近傍に位置させて、前記液晶注入口３３の近傍の基板間隔を規制するための補助スペーサ３０を設けた。例文帳に追加

An auxiliary spacer 30 is provided adjacent to the liquid crystal inlet 33 formed in a frame-like sheet member 32 which joins a first substrate 1, on which pixel electrodes 3, TFTs 4, gate lines 12, and data lines 14 are provided, and a second substrate 2, on which counter electrodes are provided, in order to regulate the spacing between the substrates adjacent to the liquid crystal inlet 33. - 特許庁

周囲の外光を受光する受光素子３０を備えてなる液晶表示装置１であって、素子基板１１上に設けられるゲート絶縁膜３３及び第１層間絶縁膜３４に受光素子３０を収容する貫通孔５１が設けられ、貫通孔５１の少なくとも内側壁が遮光性を有している。例文帳に追加

The liquid crystal display device 1 includes a photodetector 30 that receives ambient external light, wherein a through hole 51 accommodating the photodetector 30 is formed in a gate insulating film 33 and a first interlayer dielectric 34 formed on an element substrate 11, and at least the inner wall of the through hole 51 has light-shielding property. - 特許庁