| 例文 (999件) |
1ゲートの部分一致の例文一覧と使い方
該当件数 : 3519件
本発明の絶縁ゲート型半導体装置は、第１導電型の第1のベース層２１と、第1のベース層の表面に形成された第２導電型の第２のベース層１４と、第２のベース層の表面領域に選択的に形成された第１導電型のソース層１５と、第１のベース層の表面に対して反対側の裏面に形成された第２導電型のドレイン層３１と、第1のベース層、ソース層および第２のベース層から絶縁され、第1のベース層にソース層と第２のベース層との間を導電させるチャネルを形成するゲート電極１６とを備え、ターンオフのストレイジ期間に第１のベース層の過剰キャリアが排出されるようにPドーズを低下させていることを特徴とする。例文帳に追加
A P dose is lowered so that excess carriers of the first base layer be discharged in a storage period of turn-off. - 特許庁
一側に開口するゲート２を備えた檻本体３と、ゲート２に昇降可能に支持され、開口を開閉する閉じ蓋４と、該閉じ蓋４に連結され、閉じ蓋４を吊持するワイヤー等５と、檻本体３に取付けられ、ワイヤー等５の自由端を係脱可能にロックするロック装置６と、檻本体３に取付けられ、猪が檻本体３の中に入ったとき、これを検出してロック装置６に出力し、ロックしたワイヤー等５の自由端を解放するセンサー７からなり、センサー７が檻本体３の中に猪が入ったのを検出すると、ロック装置６がワイヤー等５の自由端を解放し、これにより閉じ蓋４が降下して開口を閉じる捕獲檻１を用い、該捕獲檻１が設置される箇所と該箇所に至る誘導路の地面にオキアミ等の餌９を埋めておく。例文帳に追加
This method for trapping the wild boar comprises using a trapping cage 1, burying a bait 9 such as krill at a place for setting the trapping cage 1 and in the ground of a guiding road arriving at the place, setting the trapping cage 1, and then lifting and setting a closing lid 4. - 特許庁
ドット情報データ（DATA）をクロック信号の立下りのつど記憶・更新して該ドット情報データに応じたハイまたはローの記憶信号(１)を出力する記憶手段(F２)、この記憶手段(F２)からの記憶信号(１)がハイの時は、クロック信号と同期して、電源電圧を分圧させる(Q１、Q２、Z１、Z２)抑制信号(４)を、サーマルヘッドの発熱素子(H)に電圧(a )を印加する電源回路に出力するゲート(G３)、クロック信号とドット情報データ（DATA）とを入力し、ドット情報データ（DATA）に応じた駆動信号(５)をサーマルヘッドの発熱素子(H)に出力するアンドゲート(G４)、とからなるサーマルヘッドの駆動回路。例文帳に追加
Thermal head driving circuit comprising: A means for memory (F2) to store and update dot information data (DATA) upon clock countdown and to output high and low signals (1) for this dot information data; A gate (G3) synchronizes with clock signals to output control signals (4) which divide the power source voltage (Q1, Q2, Z1, Z2) to a power source circuit applying pressure (a) to the heating element (H) of the thermal head when memory signals (1) for this memory measure (F2) are high; and an AND gate (G4) to output driving signals (5) according to dot information data (DATA) to heating element of the thermal head by inputting clock signals and dot information data (DATA). (See Figure 3, 4) - 特許庁
二部材間に挟まれてシール作用を奏するガスケット１であって、射出成形または注入成形によってゴム状弾性体の単体品として成形され、成形後に前記二部材のうちの一方の部材に接着固定されるガスケット１において、ガスケット１にゲート痕７が残ってもこれがガスケット１のシール性を低下させることがなく、もって優れたシール性を発揮することが可能なガスケット１を提供する。例文帳に追加
To provide a gasket 1 nipped between two members to provide sealing action, formed as a single product of a rubber-like elastic body by injection molding or pouring molding, bonded and fixed to either of two members after molding, and preventing reduction of sealing property of the gasket 1 even if a gate trace 7 remains in the gasket 1, thereby providing excellent sealing property. - 特許庁
本発明に用いられる不揮発性半導体記憶装置は、第１の拡散領域２および第２の拡散領域３が離間して形成された半導体基板１と、半導体基板１上に形成された第１の絶縁層４と、第１の絶縁層４上に形成された電荷蓄積層５と、電荷蓄積層５上に形成された第２の絶縁層６と、第２の絶縁層６上に形成されたゲート電極７と、を有する。例文帳に追加
The non-volatile semiconductor memory device includes a semiconductor substrate 1 on which a first diffusion region 2 and a second diffusion region 3 are formed separately from each other, a first insulating layer 4 formed on the semiconductor substrate 1, a charge storage layer 5 formed on the first insulating layer 4, a second insulating layer 6 formed on the charge storage layer 5, and a gate electrode 7 formed on the second insulating layer 6. - 特許庁
本発明は、ゲート絶縁膜（１４）と、アンバイポーラ特性を有する有機半導体膜（２０）とを備える有機半導体装置（１）の製造方法であって、真空中または還元雰囲気中で、ペンタセンを用いて有機半導体膜（２０）を形成する半導体膜形成工程を含み、前記半導体膜形成工程以降、有機半導体装置（１）を真空中または還元雰囲気中に維持することを特徴とする、有機半導体装置の製造方法を提供するものである。例文帳に追加
The method of manufacturing the organic semiconductor device 1 having a gate insulating film 14 and the organic semiconductor film 20 with unbipolar characteristics includes a semiconductor film formation process for forming an organic semiconductor film 20 using pentacene in vacuum or a reduced atmosphere, where the organic semiconductor device 1 is maintained in vacuum or a reduced atmosphere after the semiconductor film formation process. - 特許庁
半導体リレー装置は、入力信号に応答して光信号を出力するＬＥＤ１と、このＬＥＤ１からの光信号を受光して所定電圧を発生するフォトダイオードアレイ２と、この所定電圧の充放電を制御する充放電制御回路３と、この充放電制御回路３からの制御電圧によりオン、オフされる出力ＭＯＳＦＥＴ４とを備え、充放電制御回路３と出力ＭＯＳＦＥＴ４のゲート間に容量Ｃ１を直列接続する。例文帳に追加
The semiconductor relay device comprises an LED 1 for outputting a light signal in response to an input signal; a photodiode array 2 for generating a prescribed voltage by receiving the light signal from the LED 1; a charge/discharge control circuit 3 for controlling the charge/discharge of the prescribed voltage; and an output MOSFET 4 that is turned on/off by a control voltage from the charge/discharge control circuit 3. - 特許庁
プラスチック製で多数の突起を設けたキャップフィルム１１、その突起の底面に貼り合わせた平坦なバックフィルム１２、および突起の頂を連ねて貼り合わせた平坦なライナーフィルム１３からなる三層構成の気泡シート１をコルゲート状に屈曲させたものを中心に置き、その底面をプラスチック製のベースシート２に固定するとともに、頂面にもプラスチック製のカバーシート３をのせる。例文帳に追加
A foaming sheet 1 of three layer constitution comprising a cap film 11 made of plastic and provided with a large number of protrusions, a flat back film 12 attached to the bottom faces of the protrusions, and a flat liner film 13 attached to the tops of the protrusions is bent in corrugated shape and placed at the center, and the bottom face is fixed to a base sheet 2 made of plastic. - 特許庁
超高速時間分解蛍光分光方法において、電子応答に起因する光カー効果による光カーシャッターを構成し、高繰り返しのフェムト秒パルスレーザー光をゲート光１としてシャッターを開閉し、別途レーザー光あるいは波長変換された光を試料４に照射し、放出される蛍光５を前記シャッターで時間的に切り出した後、分光しマルチチャンネル光検出器によりスペクトルを取得する。例文帳に追加
In ultrahigh speed time-resolved fluorometric spectroscopy, a optical Kerr shutter due to optical Kerr effect caused by electronic response is constituted and highly repeated femtosecond pulse laser beam is used as gate beam 1 to open and close the shutter and a sample 4 is irradiated with separate laser beam or beam subjected to wavelength conversion and emitted fluorescence 5 is temporally discharged by the shutter and spectrally diffracted to obtain a spectrum by a multichannel photodetector. - 特許庁
そして、チップ指定信号と書き込み表示信号との論理和出力をライトパルス生成回路１に供給することで立ち下がりエッジのみ各入力信号よりディレイバッファ２段分だけ遅延させると共に、アドレスデコーダ３の出力とＯＲゲート２０３の出力信号との論理和出力を生成することで、グリッジを除去し、この出力を記憶素子４の書き込み／読み出し制御端子に供給する。例文帳に追加
Only a trailing edge is delayed only by two delay buffer steps from each input signal by supplying an OR output between a chip specification signal and a write display signal to the circuit 1, a glitch is removed by generating an OR output between an output of an address decoder 3 and an output signal from the OR gate 203 and the OR output is supplied to the write/read control terminal of the storage element 4. - 特許庁
点火用コンデンサ２の電荷を点火コイル１の一次側コイルに放電させるサイリスタ３のゲートカソード間にダイオード２０とオイルレベル検出スイッチ１１との直列回路を接続し、オイルレベルの低下によりオイルレベル検出スイッチ１１がオン状態になったときに、点火信号Ｓi をダイオード２０とスイッチ１１とを通してサイリスタ３から側路することにより、機関の点火動作を停止させる。例文帳に追加
The ignition operation of engine is stopped by connecting a serial circuit of a diode 20 and an oil level detecting switch 11 to the gate cathode of a thyristor 3 which discharges an electric load of ignition condenser 2 on the primary coil of an ignition coil 1 and bypassing the ignition signal Si from the thyristor 3 through diode 20 and switch 11 when oil level detecting switch is turned to on condition. - 特許庁
フィールドプレートが備えられた外周耐圧部において、直線部Ｂ１では、セル部から外周に向かう方向で複数のツェナーダイオード群１８ａ〜１８ｅが順に配置され、セル部のゲート電極に電気的に接続されたフィールドプレート１７ａから半導体基板１に電気的に接続されたフィールドプレート１７ｇとの間でツェナーダイオード群１８ａ〜１８ｅが階段状に接続されている構造とする。例文帳に追加
The outer circumferential dielectric strength part equipped with field plates is so structured that Zener diode groups 18a to 18e are arranged at a straight part B1 in order from a cell part to the outer circumference, and connected stepwise from a field plate 17a which is electrically connected to a gate electrode of the cell to a field plate 17g which is electrically connected to a semiconductor substrate 1. - 特許庁
ＩｎＰ基板１上に順次形成したｉ−ＩｎＡｌＡｓバッファ層２、ｉ−ＩｎＧａＡｓチャネル層３、ｉ−ＩｎＡｌＡｓスペーサ層４、δ−ドープシート５、バリア層６、ｎ−ＩｎＧａＡｓキャップ層７、およびｎ−ＩｎＧａＡｓキャップ層７上に形成されたソース電極８並びにドレイン電極９を有するＨＥＭＴのゲート電極１１を、バリア層６およびδ−ドープシート５を貫通してｉ−ＩｎＡｌＡｓスペーサ層４に達するように形成する。例文帳に追加
An HEMT has an i-InAlAs buffer layer 2, an i-InGaAs channel alyer 3, an i-InAlAs spacer layer 4, a δ-dope sheet 5, a barrier layer 6, and an n-InGaAs cap layer 7 that are sequentially formed on an InP substrate 1, and a drain electrode 8 as well as a source electrode 8 that are formed on the n-InGaAs cap layer 7. - 特許庁
メモリ素子１は、フラーレン分子を内包した単層カーボンナノチューブからなるカーボンナノピーポッド１３を有し、前記カーボンナノピーポッド１３が、バックゲート電極１１上に積層された絶縁層１２１上に載置されると共に、所定の距離離間して設けられたソース電極１４ａ及びドレイン電極１４ｂに接続され、前記フラーレン分子が、メモリ情報を保持するメモリセルとなるように構成されている。例文帳に追加
The memory element 1 has the carbon nano-peapod 13 made of a single-layer carbon nano-tube containing fullerene molecules, and the carbon nano-peapod 13 is mounted on an insulating layer 121 laminated on a back gate electrode 11, and connected to a source electrode 14a and a drain electrode 14b provided at a predetermined distance, thereby constituting a memory cell such that the fullerene molecules hold memory information. - 特許庁
半導体基板１に不純物がイオン注入されて形成されたソース／ドレインとして機能するビットライン５と、ゲート電極として機能するワードライン７とが交差する構成の埋め込みビットライン型フラッシュメモリにおいて、ビットライン５を形成するための不純物のイオン注入及びその活性化のためのアニール処理を行った後に、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる３層構造のＯＮＯ膜６を成膜する。例文帳に追加
In a buried bit line type flash memory arranged such that a bit line 5 functioning as source-drain formed by implanting impurity ions into a semiconductor substrate 1 intersects a word line 7 functioning as a gate electrode, a three layer structure ONO film 6 of silicon oxide film/silicon nitride film/silicon oxide film is formed after impurity ions for forming the bit line 5 are implanted and annealing for activation is performed. - 特許庁
本発明の半導体装置１は、半導体基板５と、前記半導体基板５の一面に形成されたトレンチ７内にゲート絶縁膜７Ａを介して形成された埋込ワード線９と、前記トレンチ７内の前記埋込ワード線９上に順次積層された第一のライナー膜１０、第一の埋込絶縁膜１１、第二のライナー膜１０ａおよび第二の埋込絶縁膜１１ａからなる絶縁層２０と、を具備してなることを特徴とする。例文帳に追加
A semiconductor device 1 comprises: a semiconductor substrate 5; buried word lines 9 formed via insulating films 7A in trenches 7 formed over the semiconductor substrate 5; and insulating layers 20 composed of first liner films 10, first buried insulating films 11, second liner films 10a, and second buried insulating films 11a, which are sequentially stacked on the word lines 9 in the trenches 7. - 特許庁
ＭＯＳＦＥＴのソース・ドレイン拡散層を形成するにあたって、まず側壁を有するゲート電極１３を形成し、これをマスクとし且つ基板１１の配向面と整合した方向からＩｎ又はＡｓイオン注入を行って、基板深さ方向に濃度勾配が小さなチャネリングテールを有するディープＳＤ領域２４を形成し、次いで、Ｂ又はＡｓの通常のイオン注入によってソース・ドレイン領域２５を形成する。例文帳に追加
When the source-drain diffusion layer of an MOSFET is formed, a gate electrode 13 having a sidewall is formed at first and In or As ions are implanted from a direction aligned with the orientation face of a substrate 1 using the gate electrode 13 as a mask thus forming a deep SD region 24 having a channeling tail of small concentration gradient in the depth direction of the substrate. - 特許庁
Ｓ／ＭＩＭＥゲートウェイ装置２０の主制御部１は、電子メールが暗号化されていることを示す情報及び電子メールがディジタル署名されていることを示す情報を電子メールのヘッダが含まなくなるまで、電子メールの復号化処理及び署名検証処理を反復的に実行することにより平文の電子メールに変換し、この平文の電子メールをクライアントパーソナルコンピュータ３０に配信する。例文帳に追加
A main control unit 1 of an S/MIME gateway device 20 performs conversion into a plaintext electronic mail by repeatedly performing the deciphering processing and signature verification processing of the electronic mail until the header contains neither information indicating that the electronic mail is encrypted nor information indicating the electronic mail is digitally signed, and delivers the plaintext electronic mail to the client personal computer 30. - 特許庁
シリコン基板１上に形成されたポリシリコン膜１３及びＷＳ膜１５を配線形状にパターニングして当該ポリシリコン膜１３及びＷＳ膜１５からなるゲート配線１０を形成する方法であって、ポリシリコン膜１３及びＷＳ膜１５の上方にＢＡＲＣ膜２１を形成し、このＢＡＲＣ膜２１上にフォトレジストを塗布し、このフォトレジストを配線形状に露光し、現像処理してレジストパターン３２を形成し、このレジストパターン３２をマスクにＢＡＲＣ膜２１をＣＨＦ_３ガスとＣＦ_４ガスとＯ_２ガスとからなる第１混合ガスでドライエッチングする。例文帳に追加
The wiring forming method is the one wherein a formed polysilicon film 13 and a formed WS film 15 on a silicon substrate 1 are so patterned into a wiring shape as to form a gate wiring 10 comprising the polysilicon film 13 and the WS film 15. - 特許庁
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