「1ゲート」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

液晶表示パネル１のゲート信号線２には、ゲート信号線２のそれぞれの端子に接触するためのコンタクトプローブ３が設けられたゲート信号線用プローブ装置４が接続されている。例文帳に追加

Gate signal lines 2 of a liquid crystal display panel 1 are connected with a gate signal line probe device 4 on which contact probes 3 are provided to contact with each of the terminals of the lines 2. - 特許庁

半導体基板１上にゲート酸化膜３を介してゲート電極４が形成され、このゲート電極４の側壁部を被覆し、かつ基板表面との角部において段差を有するように側壁絶縁膜８が形成する。例文帳に追加

A gate electrode 4 is formed on a semiconductor substrate 1 through a gate oxide film 3, and a side wall insulating film 8 is so formed as to cover the side wall of the gate electrode 4 and also to comprise a step at a corner of a substrate surface. - 特許庁

ゲート電極２０は、ゲート電圧を印加するための電極で、ドーパントが高濃度にドーピングされたポリシリコンを用いた第１の領域（ゲート電極１）２１と、高抵抗のポリシリコンを用いた第２の領域（ゲート電極２）２２とを有する。例文帳に追加

The gate electrode 20 applies a gate voltage, and includes a first region (gate electrode 1) 21 using polysilicon heavily doped with a dopant, and a second region (gate electrode 2) 22 using polysilicon of high resistance. - 特許庁

記憶回路部１のコントロールゲート電極１４とフローティングゲート電極１５はシリサイド化されておらず、コントロールゲート電極１４及びフローティングゲート電極１５同士が金属シリサイド膜２４による短絡を生じない。例文帳に追加

The control gate electrode 14 and the floating gate electrode 15 of the storage circuit part 1 are not silicided, and the control gate electrode 14 and the floating gate electrode 15 do not cause a short circuit by the metal silicide film 24. - 特許庁

第３薄膜トランジスタは、第ｎ＋１ゲートラインに接続されたゲート電極、ゲート電極と重畳する半導体層、第２サブ画素電極に接続されゲート電極と一部分が重畳するソース電極、及びソース電極と対向するドレイン電極を含む。例文帳に追加

A third thin film transistor includes a gate electrode connected to an (N+1)th gate line, a semiconductor layer overlapping with the gate electrode, a source electrode connected to the second sub pixel electrode and partially overlapping with the gate electrode, and a drain electrode facing the source electrode. - 特許庁

本実施形態に係る半導体装置は、基板１上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成された金属を含むメタルゲート電極４と、メタルゲート電極４の側壁に形成されたサイドウォール絶縁膜５とを有する。例文帳に追加

The semiconductor device comprises a gate insulation film 3 formed on a substrate 1, a metal gate electrode 4 containing a metal which is formed on the gate insulation film 3, and a side wall insulation film 5 formed on the side wall of the metal gate electrode 4. - 特許庁

半導体基板１１上にゲート絶縁膜１４を介してゲート電極１５を備えた電界効果トランジスタからなる半導体装置１であって、前記ゲート電極１５は少なくとも前記ゲート絶縁膜１４側がハフニウムとシリコンとを含む膜からなるものである。例文帳に追加

This semiconductor device 1 is composed of a field effect transistor provided with the gate electrode 15 through the gate insulated film 14 on a semiconductor substrate 11, and at least the side of the insulated film 14 of the gate electrode 15 is composed of the film containing hafnium and silicon. - 特許庁

ゲート回路１８は単安定マルチバイブレータ１２ａの信号を受けて一定時間後にゲート信号を発生し、このゲート信号を報知部２ｃに出力するもので、障害物センサ１の最大検知距離を決定する時間ゲートである。例文帳に追加

A gate circuit 18 is the time gate which receives the signal of a monostable multivibrator 12a and generates a gate signal a certain time later, and determines the maximum detection time of the obstacle sensor 1. - 特許庁

ＮＡＮＤフラッシュメモリ装置において、メモリセルトランジスタのゲート電極ＭＧは、シリコン基板１上のゲート絶縁膜４を介して、浮遊ゲート電極部５１、電極間絶縁膜６、制御ゲート電極部７１を積層した構成である。例文帳に追加

In a NAND flash memory device, a gate electrode MG of a memory cell transistor is obtained by laminating a floating gate electrode part 51, an inter-electrode insulating film 6 and a control gate electrode part 71 through a gate insulating film 4 on a silicon substrate 1. - 特許庁

ＮＡＮＤフラッシュメモリ装置において、メモリセルトランジスタのゲート電極ＭＧは、シリコン基板１上のゲート絶縁膜４を介して、浮遊ゲート電極膜５Ａ、電極間絶縁膜６、制御ゲート電極膜７Ａを積層した構成である。例文帳に追加

In a NAND flash memory device, a gate electrode MG of a memory cell transistor is obtained by laminating a floating gate electrode film 5A, an inter-electrode insulating film 6 and a control gate electrode film 7A through a gate insulating film 4 on a silicon substrate 1. - 特許庁

半導体装置１において、薄膜トランジスタ１０ｎは、下地絶縁層１６の上層にバックゲート電極２ｎ、第１ゲート絶縁層３、半導体層４ｎ、第２ゲート絶縁層５、およびフロントゲート電極６ｎを備えている。例文帳に追加

The thin film transistor 10n of the semiconductor device 1 has a back gate electrode 2n, a first gate insulating layer 3, a semiconductor layer 4n, a second gate insulating film 5, and a front gate electrode 6n above a ground insulating layer 16. - 特許庁

メモリセルアレイ（１）内の絶縁ゲート型電界効果トランジスタには、周辺回路（３，４，５）の絶縁ゲート型電界効果トランジスタのゲート絶縁膜（Ｔｏｘ２）よりも膜厚の厚いゲート絶縁膜（Ｔｏｘ１）のトランジスタを利用する。例文帳に追加

For an insulated gate type field effect transistor inside a memory cell array (1), the transistor of a gate insulating film (Tox1) thicker than the gate insulating film (Tox2) of the insulated gate type field effect transistor of peripheral circuits (3, 4 and 5) is utilized. - 特許庁

第１の画素列１、第２の画素列２、蓄積部列３、ＳＨ１ゲート４、ＳＨ２ゲート５、第１の転送ゲート（ＴＤ１）６、第２の転送ゲート（ＴＤ２）７、第１のＣＣＤシフトレジスタ１０、及び第２のＣＣＤシフトレジスタ１１は、互いに離間され、それぞれ平行配置される。例文帳に追加

The first and second pixel strings 1, 2, the storage string 3, the SH1 gate 4, the SH2 gate 5, the first and second transfer gates (TD1, TD2) 6, 7, and the first and second CCD shift registers 10, 11 are mutually separated and respectively arranged in parallel. - 特許庁

Ｎ^＋層２の間の半導体基板１上には、Ｎ^＋層２とオーバーラップするようにゲート絶縁膜３、フローティングゲート電極膜４、層間ゲート絶縁膜５、コントロールゲート電極膜６、及び金属シリサイド膜７が積層形成される。例文帳に追加

On the semiconductor substrate 1 between N^+ layers 2, a gate insulating film 3, a floating gate electrode film 4, an interlayer gate insulating film 5, a control gate electrode film 6, and a metal silicide film 7 are laminated so as to overlap the N^+ layers 2. - 特許庁

ダマシン型ゲート３２またはリプレース型ゲートを有する半導体装置において、上側から基板１側に向かって幅が縮小されたテーパー形状のダミーゲート酸化膜を形成することにより、ゲート溝側壁の下部２７にテーパー形状を設ける。例文帳に追加

In a semiconductor device having a damascene-type gate 32 or replace-type gate, a taper-shaped dummy gate oxide film is formed whose width is narrowed down from the top to the substrate 1 side, thus creating the taper shape at the lower part 27 of the gate groove side wall. - 特許庁

また、ソース領域102のゲート電極側端部およびゲート電極のソース領域102側端部の間の距離ｘ_1、ドレイン領域103のゲート電極側端部およびゲート電極のドレイン領域103側端部の間の距離ｘ_2を、いずれも１〜２０ｎｍとする。例文帳に追加

Besides, both a distance x1 between the gate electrode side terminal part of a source area 102 and the source area 102 side terminal part of a gate electrode and a distance x2 between the gate electrode side terminal part of a drain area 103 and the drain area 103 side terminal part of the gate electrode is made into 1 to 20 nm. - 特許庁

かような多重のゲートウェイをリンクすることにより、ユーザ端末が第１ゲートウェイのカバレージエリアから第２ゲートウェイのカバレージエリア内に移動した後でさえ、進行中の呼が継続され得ることで各ゲートウェイをして、その有効カバレージエリアの増大を享受せしめる。例文帳に追加

By linking the multiplexed gateways like these, calling in progress can be continued even after the user terminal is moved from the coverage area of the first gateway 1 to the coverage area of the second gateway 2, thereby, the increase in its effective coverage area is enjoyed. - 特許庁

車に搭載された移動端末１は、ゲート情報送信装置２に近づき一定間隔ごとに送信されているゲート識別情報を受信すると、自動課金サービスの使用要求をゲート情報送信装置２に行うと共に、ゲート識別情報を保存する。例文帳に追加

A mobile terminal 1 mounted on a vehicle requests a gate information transmission device 2 to use automatic charging service and stores gate identification information on approaching the gate information transmission device 2 and receiving the gate identification information transmitted at constant intervals. - 特許庁

基板上に半導体薄膜層を介してゲート絶縁膜とゲート電極とがこの順に設けられた半導体装置の製造方法であって、第１基板１の一主面上にゲート電極７を形成し、これを覆う状態でゲート絶縁膜９を形成する。例文帳に追加

In the method of manufacturing a semiconductor device; a gate insulating film and a gate electrode are provided in this order on the substrate via the semiconductor thin-film layer, a gate electrode 7 is formed on one main surface of a first substrate 1, and a gate insulating film 9 is formed while covering the gate electrode 7. - 特許庁

複数の車両が通行ゲート３１を通過する際に運転支援を行う車両運転支援装置１であって、通行ゲート３１の開閉タイミングを取得し、その通行ゲート３１の開閉タイミングに基づいて複数の車両における通行ゲート３１の通過タイミングを制御する。例文帳に追加

The vehicle driving support apparatus 1 for supporting driving when a plurality of vehicles pass a passage gate 31 obtains the open/close timing of the passage gate 31 and controls the passage timing of the plurality of vehicles through the passage gate 31 based on the open/close timing of the passage gate 31. - 特許庁

そして、ゲート絶縁膜２及びゲート電極３を形成した後、ゲート電極３上の一部及び半導体基板１のドレイン用領域７ａ上を覆う注入マスク１２及びゲート電極３をマスクにしてイオン注入を行い、ｐ型のチャネル用拡散層５ａを形成する。例文帳に追加

Then, after a gate insulating film 2 and the gate electrode 3 are formed on the diffusion layer 4a, a p-type diffusion layer 5a for channel is formed by performing ion implantation by using an implantation mask 12 covering part of the upper surface of the electrode 3 and the region 7a for drain of the substrate 1 and the gate electrode 3 as masks. - 特許庁

リング状のゲート電極を持つＭＯＳＦＥＴにおいて、リング状ゲート電極１とゲートコンタクト用パッド部６とを接続するゲート引き出し配線５は、ドレイン領域２及びソース領域３以外の領域、即ち、素子分離領域１０の上にて配置される。例文帳に追加

In the MOSFET having a ring-shaped gate electrode, gate drawing wiring 5 connecting between the ring-shaped gate electrode 1 and a pad 6 for a gate contact is located on an area except for a drain area 2 and source area 3, that is, an element separating area 10. - 特許庁

本発明の保護回路は、ドレインが外部端子に接続され、ゲートとソースとバックゲートが電源線４に接続されたＰＭＯＳトランジスタＰ１と、ゲートとソースとバックゲートが外部端子１に接続され、ドレインが接地線５に接続されたＰＭＯＳトランジスタＰ２とを備えている。例文帳に追加

The protection circuit comprises a PMOS transistor P1, with the drain connected to an external terminal and the gate, the source, and the back gate connected to a power source line 4, and a PMOS transistor P2 with the gate, the source, and the back gate connected to an external terminal 1 and the drain connected to a ground line 5. - 特許庁

半導体基板１上に、第１のゲート絶縁膜２を形成し、続けてフローティングゲート３となる多結晶シリコン膜を成長させ、フローティングゲート３をドーナッツ状，ロ字状またはコ字状にパターンニングした後、第２のゲート絶縁膜４を形成する。例文帳に追加

On a semiconductor substrate 1, a first gate insulated film 2 is formed, a polycrystalline silicon film used as a floating gate 3 is subsequently allowed to grow, the floating gate 3 is subjected to patterning into a doughnut shape, a mouth shape, or U shape, and a second gate insulated film 4 is formed. - 特許庁

３入力以上の論理ゲート１０１，１０５については、低しきい値ＭＯＳで構成されたゲートセルを用い、１入力または２入力の論理ゲート１００，１０２，１０４については原則高しきい値ＭＯＳで構成されたゲートセルを用いる。例文帳に追加

The semiconductor integrated circuit comprises a gate cell having a low threshold MOS for 3 or more-input logic gates 101, 105 or a gate cell having a threshold value MOS being high as a rule for 1- or 2-input logic gates 100, 102 or, 104. - 特許庁

入力端子１をソース接地の電界効果トランジスタ６のゲートとゲート接地の電界効果トランジスタ４のソースに共通接続してアクティブバラン回路を構成するとき、ゲート接地のトランジスタ４の次段にゲート接地のトランジスタ５を直列接続する。例文帳に追加

In constituting an active balun circuit by commonly connecting an input terminal 1 to the gate of a source-grounded field effect transistor 6 and the source of a gate-grounded field effect transistor 4, a gate-grounded transistor 5 is connected in series to the next stage of the gate-grounded transistor 4. - 特許庁

そして、ゲートウェイ機器群３は、通常時にＬＯＮネットワーク１とEthernetネットワーク２との相互通信を行うゲートウェイ機器８、及びゲートウェイ機器８が障害時にゲートウェイ機器８を修復する修復機器群９を備えている。例文帳に追加

The group 3 is provided with a gateway device 8 for allowing the networks 1 and 2 to make communication each other at a normal time, and a group 9 of restoring devices for restoring the devices 8 if the devices 8 malfunctions. - 特許庁

１水平ラインに対して各色毎の３本のゲート線が設けられ、ゲート・ドライバ１はそのゲート線を介して各色毎の画素３に接続されたＴＦＴ５を順次オン状態とするようなゲート電圧１０_R、１０_G、１０_Bおよび１１_R、１１_G、１１_Bを出力する。例文帳に追加

Three gate lines for every color are arranged in one horizontal line, and a gate driver 1 outputs such gate voltages 10R, 10G, 10B and 11R, 11G, 11B that sequentially turn on TFTs 5 connected with pixel 3 for every color via the gate lines. - 特許庁

このように、窒素のドーピング濃度が１×１０^15ｃｍ^-3以下で表面チャネル層５を形成すれば、ゲート酸化によってゲート酸化膜７を形成してもゲート酸化膜７中又はゲート酸化膜７と表面チャネル層５の界面に介在する窒化珪素が極めて少ない状態となる。例文帳に追加

The surface channel layer 5 is formed so that the doping concentration of nitrogen is 1×1015 cm-3 or less, so that silicon carbide interposed in the gate oxide film 7 or on a boundary face between the gate oxide film 7 and the surface channel layer 5 can be reduced, even if the gate oxide film 7 is formed by gate oxidization. - 特許庁

シリコン基板１に、ゲート絶縁膜６、浮遊ゲート電極膜７、ＯＮＯ膜やＮＯＮＯＮ膜などの電極間絶縁膜８、制御ゲート電極膜９および加工用ハードマスク材１０を積層してエッチング加工することによりゲート電極ＭＧを形成する。例文帳に追加

On a silicon substrate 1, a gate insulating film 6, a floating gate electrode film 7, an inter-electrode insulating film 8 such as an ONO film and a NONON film, a control gate electrode film 9, and a hard mask material 10 for processing are stacked, and etching processing is carried out to form gate electrodes MG. - 特許庁

メモリセルＭＣは、半導体基板１の主面上のゲート絶縁膜５を介して設けられたコントロールゲート電極ＣＧと、コントロールゲート電極ＣＧの側面および半導体基板１の主面に沿って設けられたＯＮＯ膜９と、ＯＮＯ膜９を介してコントロールゲート電極ＣＧの側面および半導体基板１の主面上に設けられたメモリゲート電極ＭＧとを有する。例文帳に追加

A memory cell MC has: a control gate electrode CG provided on a principal surface of a semiconductor substrate 1 with a gate insulating film 5 interposed, an ONO film 9 provided along a side surface of the control gate electrode CG and the principal surface of the semiconductor substrate 1; and a memory gate electrode MG provided on the side surface of the control gate electrode CG and the principal surface of the semiconductor substrate 1 with the ONO film 9 interposed. - 特許庁

コルゲートシート１，５とライナーシート２，６とを交互に複数段積層するとともに、コルゲートシート１及びコルゲートシート５の波の向きを交互に異ならせるようにしコルゲートシート１によって形成される透孔３とコルゲートシート５によって形成される透孔７の軸方向を異ならせた。例文帳に追加

Corrugated sheets 1 and 5 and linear sheets 2 and 6 are alternately laminated in plural steps and the directions of the corrugations of the corrugated sheets 1 and 5 are alternately varied, by which the axial directions of the through-holes 3 formed by the corrugated sheets 1 and the through-holes 7 formed by the corrugated sheets 5 are varied. - 特許庁

ゲートへの入力は,それぞれの値が1か0にディジタル化されたビット単位の情報である例文帳に追加

The input to these gates are bits of information coded digitally, each having the values 1 or 0  - コンピューター用語辞典

更に、コリメータレンズ3のゲート跡凸部3aは筐体1内の上面1aより下に配置される。例文帳に追加

Furthermore, the gate mark projecting part 3a of the lens 3 is arranged lower than the upper surface 1a of a housing 1. - 特許庁

第1のパスのタップ(58)が、第1及び第2のパスのFETのゲート電極にバイアス電圧を供給する。例文帳に追加

A tap 58 of the 1st path supplies a bias voltage to gate electrodes of FETs of the 1st and 2nd paths. - 特許庁

通行ゲートは上流側の１つの入口通路1?と下流側の２つの出口通路2, 3とから成る。例文帳に追加

The passage gate is composed of: one entrance passageway 1 at the upstream side; and two exit passageways 2, 3 at the downstream side. - 特許庁

ガラス製の基板5上に形成された導電層4上に、絶縁層2およびゲート層1を堆積する。例文帳に追加

On an electroconductive layer 4 formed on a vitreous substrate 5, an insulating layer 2 and a gate layer 1 are accumulated. - 特許庁

第１、第２、第３及び第４のスイッチング素子の直列接続体から成るスイッチングレグと、スイッチング素子のゲート信号を供給するため、基準ゲート信号に禁止ゲート処理を施すゲートロジック１と、ゲートロジック１の出力に保護動作を付加する付加保護手段２とで構成する。例文帳に追加

The three-level power conversion device is constituted of a switching leg formed of a series connecting body which is formed of first, second, third, and fourth switching elements, a gate logic 1 which applies prohibition gate processing to a reference gate signal in order to feed gate signals to the switching elements, and an addition protector 2 which adds a protection operation to an output of the gate logic 1. - 特許庁

不揮発性半導体記憶装置は、半導体基板１と、半導体基板１中のチャネル領域上のゲート絶縁膜上に並んで形成されたコントロールゲート２２及びフローティングゲート３と、フローティングゲート３の上面ＦＵＳと対向し全体がその上面ＦＵＳよりも上に位置する消去ゲート１０と、を備える。例文帳に追加

The nonvolatile semiconductor storage comprises a semiconductor substrate 1; a control gate 22 and a floating gate 3 formed side by side on a gate insulation film on a channel region in the semiconductor substrate 1; and an erasure gate 10 that faces an upper surface FUS of the floating gate 3 and is positioned above the upper surface FUS as a whole. - 特許庁

アレイの形成方法は、半導体基板内のアイソレーション領域45間に、第1浮遊ゲート領域42を形成するステップと、第1浮遊ゲート領域42上のみに、第2浮遊ゲート領域48を選択的に形成するステップと、少なくとも第2浮遊ゲート領域48上に誘電層51を形成するステップと、誘電層51上に制御ゲート層52を形成するステップとを含む。例文帳に追加

The method for forming the memory cell array comprises the step of forming a first floating gate region 42 between isolation regions 45 in a semiconductor substrate, the step of selectively forming a second floating gate region 48 only on the first floating gate region 42, the step of forming a dielectric layer 51 on at least the second floating gate region 48, and the step of forming a control gate layer 52 on the dielectric layer 51. - 特許庁

半導体装置は、半導体基板１の上に形成されたゲート絶縁膜３と、該ゲート絶縁膜３の上に順次形成され、ＴｉＮ膜４とポリシリコン膜５とにより構成されたゲート電極２０の第２のゲート電極部２０ｂと、半導体基板１の上にゲート電極２０を覆うように形成された層間絶縁膜８とを有している。例文帳に追加

The semiconductor device has: a gate insulating film 3 formed on a semiconductor substrate 1; a second gate electrode part 20b of a gate electrode 20, which is sequentially formed on the gate insulating film 3, and which includes a TiN film 4 and a polysilicon film 5; and a layer insulating film 8 formed on the semiconductor substrate 1 to cover the gate electrode 20. - 特許庁

半導体装置１は、基板１０と、基板１０上に形成されたリング形状のゲート電極２１を有するトランジスタ２０ｂと、ゲート電極２１の外側に配置され、ゲート電極２１と同層に設けられる複数の外部ダミーパターン４０と、ゲート電極２１の内側に配置され、ゲート電極２１と同層に設けられる少なくとも１つの内部ダミーパターン４１とを備える。例文帳に追加

A semiconductor device 1 includes a substrate 10, a transistor 20b having a ring-shaped gate electrode 21 formed on the substrate 10, a plurality of external dummy patterns 40 which are disposed outside the gate electrode 21, and are formed in the same layer as for the gate electrode 21, and at least one internal dummy pattern 41 which are disposed inside the gate electrode 21, and are formed in the same layer as for the gate electrode 21. - 特許庁

伝導度変調作用を有するコレクタ領域、エミッタ領域、前記コレクタ領域と前記エミッタ領域との間に存在するチャネル領域上に形成したゲート電極からなる絶縁ゲートバイポーラトランジスタ１において、前記ゲート電極・前記コレクタ領域間に設けた絶縁ゲート型制御電極Ｇ２を有することを特徴とする絶縁ゲートバイポーラトランジスタ。例文帳に追加

This insulated gate bipolar transistor 1 is provided with a collector area having a conductivity modulation function, an emitter area, and a gate electrode that is formed on a channel area between the collector area and emitter area, and it is also provided with an insulated gate control electrode G2 formed between the gate electrode and collector area. - 特許庁

モジュール１において、仮想的なメタル・ゲート面積情報と、マクロセルのレイアウトデータから抽出されたメタル・ゲート面積情報とから第１のメタル・ゲート面積情報を求め、第１のメタル・ゲート面積情報を用いて、マクロセルの上位レベルレイアウトデータでのメタル・ゲートアンテナ基準違反の判定を行う。例文帳に追加

In a module 1, a first metal gate space information is obtained from a virtual metal gate space information and a metal gate space information retrieved from the layout data of the macro cell, a breach of the metal gate antenna standard for an upper level layout data of the macro cell is determined by using the first metal gate space information. - 特許庁

基板分離用絶縁膜２によって半導体基板１から分離した能動領域となる半導体層３上に、支柱状の主ゲート電極６と梁状導電体パターン７からなるＴ字状のゲート電極を設けるとともに、梁状導電体パターン７の直下のゲート絶縁膜の膜厚を主ゲート電極６の直下のゲート絶縁膜４の膜厚より厚くする。例文帳に追加

T-shaped gate electrode composed of a prop-like main gate electrode 6 and a beam-like conductor pattern 7 is provided on a semiconductor layer 3 to be isolated by a substrate isolating insulation film 2 from a semiconductor substrate 1 to form active regions, and the gate insulation film just beneath the beam-like conductor pattern 7 is made thicker than the gate insulation film 4 just beneath the main gate electrode 6. - 特許庁