「1ゲート」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

信号レベル判定器４及び６は、進みゲート処理部１及び遅れゲート処理部３それぞれから出力されるＦＦＴ処理結果をもとに各ゲート内の信号レベルを判定する。例文帳に追加

Signal level determining units 4, 6 determine the signal level in each gate, based on FFT processing results outputted respectively from the advance gate processing part 1 and the delay gate processing part 3. - 特許庁

Ｓｉ基板１上に、ゲート絶縁膜２、ゲート電極３ａ、ゲート上保護層４ａを形成した後、低濃度ソース・ドレイン領域６を形成する。例文帳に追加

A gate insulation film 2, a gate electrode 3a and a protective layer 4a are formed on an Si substrate 1 and followed by formation of a lightly doped source-drain region 6. - 特許庁

第１注入工程ではゲート絶縁膜５と、ゲート電極９、１０となる膜６と、が形成された半導体基板１のゲート電極９、１０となる部分に、ｎ型又はｐ型の導電型のイオンを注入する。例文帳に追加

In the first implantation step, n-type or p-type conductivity-type ions are implanted in regions or gate electrodes 9 and 10 of a semiconductor substrate 1, wherein a gate insulating film 5 and a film 6 for the gate electrodes 9 and 10 are formed. - 特許庁

メディアゲートウェイ１は受信者端末５が属するネットワークをゲートウェイ同士で情報をやり取りすることで検索し、最適なメディアゲートウェイ２に蓄積データをＴＣＰ／ＩＰプロトコルで転送する。例文帳に追加

The media gateway 1 retrieves a network to which a recipent terminal 5 belongs by transmitting and receiving information by mutual gateways, and transfers the stored data to an optimum media gateway 2 by the TCP/IP protocol. - 特許庁

また、大規模リングオシレータ２を構成するメタル層３、４をゲートアレイと近くなるように配線し、また、ゲートアレイマスタチップ１をゲートアレイのパッケージ５にセットして試験を行う。例文帳に追加

Metal layers 3, 4 for constituting the large scale ring oscillator 2 are wired to be near to the gate array, and the gate array master chip 1 is set in a package of the gate array to be tested. - 特許庁

半導体基板１上にゲート絶縁膜２を介してゲート電極を形成した後、ゲート電極の側壁にサイドウォール絶縁膜４を形成する。例文帳に追加

A gate electrode is formed on a semiconductor substrate 1 with a gate insulting film 2 in-between, and then a side wall insulating film 4 is formed on the side wall of the gate electrode. - 特許庁

ゲート絶縁膜１及びゲート電極２、並びに、ゲート電極２をマスクとしたエクステンション領域３が形成された半導体基板１００の全面に、酸化アルミニウム膜４とシリコン窒化膜５とが順に成膜される。例文帳に追加

An aluminum oxide film 4 and a silicon nitride film 5 are formed sequentially on the entire surface of a semiconductor substrate 100 where a gate insulating film 1, a gate electrode 2, and an extension region 3 using the gate electrode 2 as a mask are formed. - 特許庁

これにより、ゲート電極１とゲート電極１の間の領域では第１の絶縁膜９及び第２の絶縁膜１０の上にゲート配線１４が配置されるため、この部分の容量が著しく低減できることである。例文帳に追加

Since the gate wiring 14 is arranged on the first insulating film 9 and the second insulating film 10 in a region between gate electrodes 1, the capacity of the region is reduced by a large amount. - 特許庁

ポリシリコン薄膜３と、ポリシリコン薄膜上に形成されたゲート絶縁膜４と、ゲート絶縁膜上に形成されたゲート導電膜５とを含んで構成されたポリシリコン薄膜トランジスタをガラス基板１上に備える。例文帳に追加

A polysilicon thin-film transistor, composed including a polysilicon thin film 3, the gate insulating film 4 formed on the polysilicon thin film, and gate conductive film 5 formed on the gate insulating film, is equipped on a glass substrate 1. - 特許庁

アレイ基板１は、チャネル層１９と、ゲート絶縁膜２１と、ゲート配線と、ゲート電極２３と、層間絶縁膜２５と、非晶質シリコン層２７ａと、データ配線と、を備えている。例文帳に追加

The array substrate 1 includes a channel layer 19, a gate insulating film 21, a gate wiring line, a gate electrode 23, an interlayer insulating film 25, an amorphous silicon layer 27a, and a data wiring line. - 特許庁

フィードバックアンプＡＭＰ１は、トランジスタＭＰ００のゲート電位とトランジスタＭＰ２１のゲート電位とが等しくなるようにトランジスタＭＮ２０のゲート電位を制御する。例文帳に追加

The feedback amplifier AMP 1 controls a gate potential of a transistor MN 20 so that a gate potential of a transistor MP 00 is equal to a gate potential of a transistor MP 21. - 特許庁

ゲート７を開にしてから進入側のゲート制御用地上子Ｗ０２で車両１を検知したときゲート７を閉にして、一般車両がレール３を有する軌道に進入することを確実に防ぐ。例文帳に追加

After the gate 7 is opened, when an entry side gate control ground element WO2 detects the vehicle 1, the gate 7 is closed to surely prevent the entry of a general vehicle into the track having the rails 3. - 特許庁

その後、半導体層３の主表面側にゲート酸化膜８を形成し、ゲート酸化膜８上にポリシリコン膜を堆積させ、マスクを利用しパターニングされたゲート電極９を形成する（図１（ｂ））。例文帳に追加

Afterwards, a gate oxide film 8 is formed on the main surface side of the semiconductor layer 3, a polysilicon film is deposited on the gate oxide film 8, and a patterned gate electrode 9 is formed by utilizing a mask (Figure 1 (b)). - 特許庁

レバー本体１は、ゲートプレート５５に設けられたスタッガードゲート５内に挿入されて、当該スタッガードゲート５内を移動するようになっている。例文帳に追加

The lever body 1 is inserted into a staggered gate 5 provided on a gate plate 55 and moves within the staggered gate 5. - 特許庁

ゲート駆動部150は、ゲート制御信号HCS、第２スイッチング部からの第１及び第２駆動電圧Von,Voffに応答してゲート信号Vg1・・・Vgnを出力する。例文帳に追加

A gate driving section 150 outputs gate signals Vg 1, etc., Vgn in response to the gate control signal HCS and the first and second driving voltages Von and Voff from the second switching section. - 特許庁

絶縁基板１上に形成された島状パターンを有する半導体薄膜２、３，４と、半導体薄膜の上に形成されたゲート絶縁膜５と、ゲート絶縁膜の上に形成されたゲート電極６とを備える。例文帳に追加

This thin-film transistor is provided with semiconductor thin films 2, 3 and 4, provided with an island-like pattern and formed on an insulation substrate 1, a gate insulation film 5 formed on the semiconductor thin film and a gate electrode 6 formed on the gate insulation film. - 特許庁

電線束２に略筒状のコルゲートチューブ５が装着されたワイヤーハーネス１であって、コルゲートチューブ５に電熱線６がコルゲートチューブ５の一端から他端まで達するように設けられている。例文帳に追加

In a wiring harness 1 where a substantially tubular corrugate tube 5 is applied to a wire bundle 2, the corrugate tube 5 is provided with a heating wire 6 extending from one end to the other end of the corrugate tube 5. - 特許庁

低濃度Ｐ型の半導体基板１の上層にゲート酸化膜３を形成した後、ゲート酸化膜３上層にＰ型のゲート電極４を形成する。例文帳に追加

After a gate oxide film 3 is formed on the upper layer of a low-density P-type semiconductor substrate 1, a P-type gate electrode 4 is formed on the upper layer of the gate oxide film 3. - 特許庁

本発明によるインバータ（１）は，負荷（２）に接続される出力ＭＩＳＦＥＴと，出力ＭＩＳＦＥＴ（５）のゲート端子にゲート電圧を印加するゲートドライバ（６）とを備えている。例文帳に追加

The inverter (1) comprises output MISFETs connected with a load (2), and gate drivers (6) which apply gate voltage to the gate terminals of the output MISFETs (5). - 特許庁

第２の半導体素子２６、２７は、基板１上に形成され、中間絶縁膜１５と同一層からなるゲート絶縁膜１５と、ゲート絶縁膜１５上に形成されたゲート電極１６ｅ、１６ｆとを含む。例文帳に追加

The second semiconductor elements 26, 27 are formed on the substrate 1 and include a gate insulating film 15 composed of the same layer as the intermediate insulating film 15 and gate electrodes 16e, 16f that are formed on the gate insulating film 15. - 特許庁

本発明にかかる液晶表示装置は基板１上に設けられた複数のゲート信号配線１５と、ゲート信号配線１５の上に設けられたゲート絶縁膜２２を備えている。例文帳に追加

This liquid crystal display device is provided with a plurality of gate signal wirings 15 provided on a substrate 1 and a gate insulating film 22 provided on the gate signal wirings 15. - 特許庁

車両１がゲート装置３において、正常な精算が行われた場合にはゲート装置３はゲートを開けるとともに通過許可信号S4を車両番号受信手段６へ送出する。例文帳に追加

When normal adjustment is performed when the vehicle 1 is at a gate device 3, the device 3 opens a gate and sends a pass-through permission signal S4 to a vehicle number receiving means 6. - 特許庁

ゲート電極１３ｂの側壁をドライ酸化により酸化して、ゲート電極１３ｂと半導体基板１との間に第１ゲートバーズビーク１７を形成する。例文帳に追加

A sidewall of the gate electrode 13b is oxidized by dry oxidization to form a first gate bird's beak 17 between the gate electrode 13b and a semiconductor substrate 1. - 特許庁

フローティングゲート電極７ａの側壁をＩＳＳＧ酸化により酸化して、フローティングゲート電極７ａと半導体基板１との間に第２ゲートバーズビークを形成する。例文帳に追加

A sidewall of the floating gate electrode 7a is oxidized by ISSG (In-Situ Steam Generation) oxidization to form a second gate bird's beak between the floating gate electrode 7a and the semiconductor substrate 1. - 特許庁

また、ＭＯＳ型バラクタ素子３のウエル端子Ｖｂとゲート端子Ｖｇとの間に印加するゲート電圧の最大値を、Ｎチャネルトランジスタ１及びＰチャネルトランジスタ２に印加するゲート電圧の最大値よりも低くする。例文帳に追加

The maximum value of gate voltage applied between a well terminal Vb and a gate terminal Vg of the MOS type varactor element 3 is set lower than that applied to the N-channel transistor 1 and the P-channel transistor 2. - 特許庁

絶縁基板１０上に、ゲート電極１１、ゲート絶縁層１２、半導体活性層１３、ソース電極１４、及びドレイン電極１５を順次形成するボトムゲート型薄膜トランジスタ１の製造方法である。例文帳に追加

A method is for manufacturing a bottom gate type thin-film transistor 1, in which a gate electrode 11, a gate insulating layer 12, a semiconductor active layer 13, a source electrode 14, and a drain electrode 15 are successively formed on an insulating substrate 10. - 特許庁

コルゲートクランプ１は、コルゲートチューブ２が移動自在に挿通される挿通穴４１とブラケット３が挿入される挿入空間４２とが設けられたコルゲートクランプ本体４と、クランプ部材５とで構成されている。例文帳に追加

The corrugate clamp 1 is composed of a corrugate clamp body 4 provided with an insertion through hole 41 through which the corrugated tube 2 is movably inserted and an insertion space 42 in which a bracket 3 is inserted, and a clamp member 5. - 特許庁

防食ＰＣストランド２は、コルゲートシース４内に配置されており、防食ＰＣストランド２とコルゲートシース４との間のコルゲートシース内領域は、仕切り部材５で領域Ｒ１と領域Ｒ２に区画されている。例文帳に追加

This anticorrosive PC strand 2 is arranged in a corrugated sheath 4, and a region in the corrugated sheath between the anticorrosive PC strand 2 and the corrugated sheath 4 is divided into a region 1 and a region 2 by a partitioning member 5. - 特許庁

マスタゲートキーパ１とゲートウェイ装置２とで、H.323ゾーン６を構成し、他のゾーン７のゲートキーパ４やエンドポイント５との通信はネットワークアドレス＆ポート番号変換装置３を経由して行う。例文帳に追加

An H.323 zone 6 consists of a master gatekeeper 1 and the gateway device 2, and the communication with a gatekeeper 4 and an end point 5 of another zone 7 is made through a network address and port number converter 3. - 特許庁

キャビティ７の内壁にゲート６が設けられ、第一のランナ３は第一のスプルー１とゲート６の間を結び、第二のランナ４は第二のスプルー２とゲート６の間を結ぶ。例文帳に追加

A gate 6 is set up on the inner wall of a cavity 7, a first sprue 1 is connected with the gate 6 by a first runner 3, and a second sprue 2 is connected with the gate 6 by a second runner 4. - 特許庁

フラッシュメモリのメモリセルは、半導体基板１のｐ型ウエル１０に形成され、ゲート絶縁膜４、浮遊ゲート５、高誘電体膜６、制御ゲート８（ワード線ＷＬ）を有している。例文帳に追加

A memory cell of a flash memory is formed in a p-type well 10 of a semiconductor substrate 1; and has a gate insulating film 4, a floating gate 5, a high dielectric film 6, and a control gate 8 (word line WL). - 特許庁

ゼロ検出信号は、加算の１インクリメント用のＯＲゲート４０と、各桁の一致判定用の反転排他的論理和（ＸＮＯＲ）ゲート４１と、全桁の集計用のＡＮＤゲート４２から構成される。例文帳に追加

A zero detection signal is constituted of an OR gate 40 for 1 increment of an addition, an inverted exclusive OR (XNOR) gate 41 for conformity decision of the respective digits and an AND gate 42 for totaling all the digits. - 特許庁

ゲートドライバ２は、表示領域１１のゲートラインＧＬｎを選択した次の水平期間で、ダミー素子領域１２のゲートラインＧＬｎ＋１を選択する。例文帳に追加

A gate driver 2 selects the gate line GLn+1 in a dummy element region 12 in a horizontal period subsequent to a period when the driver selects the gate line GLn in the display region 11. - 特許庁

一方のゲート電極２Ｒは半導体薄膜４の下方に配され、他方のゲート電極２Ｆは半導体薄膜４の上方に配されるとともに、一方のゲート電極２Ｒをマスクとするフォトリソグラフィによりパタニングされている。例文帳に追加

The gate electrode 2F on the other side is composed of a material whose transmissivity is at 1% or more. - 特許庁

図１（ｂ）の待機状態では、ＴＦＴ５のドレイン電極とゲート電極の間に寄生する寄生容量が充電されているので、ゲート電極４３の電位は、ＴＦＴ５のゲート電極の電位より低い。例文帳に追加

In an optical detection circuit, since parasitic capacitance generated between a gate electrode and a drain electrode of TFT5, while in a waiting state of a figure 1(b), is charged, the potential of a gate electrode 43 is lower than that of the gate electrode of TFT5. - 特許庁

フローティングゲート９下部とＰ型基板１上の不純物領域の間に中空構造１０を形成し、フローティングゲート９の表面にポリシリコン間絶縁膜１１を介してコントロールゲート１２を形成する。例文帳に追加

A hollow structure 10 is formed between the lower part of a floating gate 9 and the impurity area of a P-type board 1, and a control gate 12 is formed on the surface of the floating gate 9 through an inter- polysilicon insulation film 11. - 特許庁

検出素子１は、半導体基板２にゲート絶縁膜８が設けられ、ゲート絶縁膜８上からフィールド絶縁膜４上に延在してゲート電極１０が設けてある。例文帳に追加

In a detecting element 1, a gate insulating film 8 is provided in a semiconductor substrate 2 and a gate electrode 10 is provided in such a way that the electrode 10 is extendedly provided from the upper part of the film 8 to the upper part of a field insulating film 4. - 特許庁

水路１の導出口外側にゲート本体１０を配置し、ゲート本体１０に一体に設けられた支持軸１２により該ゲート本体１０を揺動可能に支持した。例文帳に追加

A gate body 10 is arranged outside an outflow port of a water channel 1 and the gate body 10 is supported to be oscillated by a supporting shaft 12 integrally provided on the gate body 10. - 特許庁

射出成形装置１は、ゲートピン駆動部３８により、ゲートピン３４、３５の進退位置が常に目標進退位置に近づくように各ゲートピン３４、３５の進退位置を位置制御する構成を有している。例文帳に追加

The injection molding device 1 has the structure for controlling the advance and retreat positions of the gate pins 34 and 35 so that the advance and retreat positions of the gate pins 34 and 35 always approach the target advance and retreat position by the gate pin driving part 38. - 特許庁

フローティングゲート９下部とＰ型基板１上の不純物領域の間に中空構造１０を形成し、フローティングゲート９の表面にポリシリコン間絶縁膜１１を介してコントロールゲート１２を形成する。例文帳に追加

A hollow structure 10 is formed between the lower part of a floating gate 9 and the impurity region on a P-type board 1, and a control gate 12 is formed on the surface of the floating gate 9 via an inter-polysilicon insulating film 11. - 特許庁

読み出し時には、リードディスターブ評価用セルアレイの制御ゲート電圧として、メモリセルアレイ１の制御ゲート電圧と等しい電圧が印加され、ゲートディスターブストレスが与えられる。例文帳に追加

At the time of read-out, the voltage equal to the control gate voltage of the memory cell array 1 is applied as the control gate voltage of the cell array for evaluating read-disturb, and read-disturb stress is given. - 特許庁

シリコン基板上にゲート絶縁膜５を介してゲート電極６を形成した後、シリコン基板１上に形成されたゲート絶縁膜５に開口を形成してＦＤ部４を露出させる。例文帳に追加

A gate electrode 6 is formed on a silicon substrate with a gate insulating film 5 in-between, and then an opening is made in the gate insulating film 5 on the silicon substrate 1 so as to expose an FD 4. - 特許庁

カメラ撮影許可エリアの入口にはゲート２１を開閉するゲート制御装置２が設けられ、ＩＣタグリーダで読み取った携帯電話１のＩＣタグが入力を許可できるものの場合、ゲート２１を開ける。例文帳に追加

A gate controller 2 for opening/closing a gate 21 is provided in the entrance of a camera photography allowed area and if the IC tag of a mobile phone 1 read by an IC tag reader is input allowed one, the gate 21 is opened. - 特許庁

ゲート電圧制御回路１は、設定される遅延時間に応じて、電源Ｖｄｄの電圧又は接地電圧のゲート制御電圧Ｖｃｎｔ１，Ｖｃｎｔ２，…，Ｖｃｎｔｎを選択的にトランジスタＭ２１，Ｍ２２，…，Ｍ２ｎのゲートに出力する。例文帳に追加

A gate voltage control circuit 1 selectively outputs the voltage of a power source Vdd or gate control voltages Vcnt1 and Vcnt2 to the Vcntn of a ground voltage to the gates of the transistors M21 and M22 to M2n in accordance with the set delay time. - 特許庁

シリコン基板１上にゲート酸化膜８を形成したのち、該ゲート酸化膜８の形成後から酸化膜厚測定までの間の放置時間を管理し、該放置時間に基づいてゲート酸化膜８の膜厚測定を行う。例文帳に追加

After forming a gate oxide film 8 on a Si substrate 1, the time for it to be left standing from forming of the gate oxide film 8 to the film thickness measurement is controlled to measure the thickness of the gate oxide film 8, based on the left time. - 特許庁