「BL2」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

At the time of reading out M data, potential difference in which amplitude is inverse between the pairs of bit lines BL1, /BL1 and BL2, /BL2 is generated, and M data is detected.例文帳に追加

Ｍデータの読み出し時に、ビット線対ＢＬ１，／ＢＬ１およびＢＬ２，／ＢＬ２間で高低が逆の電位差を発生させて、Ｍデータを検知する。 - 特許庁

Bit lines BL1 and BL2 constitute the same pair of bit lines, and the bit line BL2 acts as a complementary line /BL1 for the bit line BL1 at the time of data reading.例文帳に追加

ビット線ＢＬ１およびＢＬ２は同一のビット線対を構成し、ビット線ＢＬ２はデータ読出時において、ビット線ＢＬ１の相補線／ＢＬ１として動作する。 - 特許庁

A second bit line BL2 is selectively and electrically connected to the other end of the first cell group.例文帳に追加

第２ビット線ＢＬ２は、第１セル群の他端と選択的に電気的に接続される。 - 特許庁

That is to say, potentials of the pair of bit lines (BL0, the inverse of BL0) and the pair of bit lines (BL2, the inverse of BL2) are maintained, until the data is read out from and written to the input/output part from a precharged state.例文帳に追加

つまり、ビット線対（ＢＬ０、／ＢＬ０）および（ＢＬ２、／ＢＬ２）の電位を、プリチャージされた状態から入出力部へのデータの読み出しおよび書き込みが行なわれるまで維持する。 - 特許庁

The column switch signal CL01 or CL11 turns on a corresponding column switch, and connects a selected bit lines BL1, BL2, /BL1, or /BL2 to a data bus DB or /DB.例文帳に追加

コラムスイッチ信号ＣＬ０１あるいはＣＬ１１は対応するコラムスイッチを導通し、選択されているビット線ＢＬ１、ＢＬ２、／ＢＬ１、あるいは／ＢＬ２をデータバスＤＢ、あるいは／ＤＢに接続する。 - 特許庁

The gate of the transistor TR2 is connected to the word line WL1, and its third source/drain to a bit line BL2.例文帳に追加

ＴＲ２は、ゲートをワード線ＷＬ１に、第３ソース・ドレインをビット線ＢＬ２に接続される。 - 特許庁

The other end of the TMR element 12 is connected respectively and independently to read/write bit lines BL1, BL2, BL3, BL4.例文帳に追加

ＴＭＲ素子１２の他端は、それぞれ独立に読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に接続される。 - 特許庁

An MRAM cell array includes a memory cell group 200 and a reference cell, connected to the same bit line BL2.例文帳に追加

ＭＲＡＭセルアレイは、同じビット線ＢＬ２に接続されたメモリセルグループ２００と参照セルとを含む。 - 特許庁

When data is read out from and written to an input/output part, a pair of bit lines (BL0, the inverse of BL0) and a pair of bit lines (BL2, the inverse of BL2) which are adjacent to both sides of a pair of selected bit lines are set to an equipotential state.例文帳に追加

入出力部へのデータの読み出しおよび書き込みの際に、選択されたビット線対の両側に隣接するビット線対（ＢＬ０、／ＢＬ０）および（ＢＬ２、／ＢＬ２）を等電位の状態にする。 - 特許庁

The side surface 13b of the protruding part 13a and the source/drain regions BL1 and BL2 are covered with a tunnel insulating film 15a.例文帳に追加

凸部１３ａの側面１３ｂとソース・ドレイン領域ＢＬ１， ＢＬ２とをトンネル絶縁膜１５ａが覆う。 - 特許庁

Bit lines BL1, BL2, BL3, BL4 are connected respectively to memory cells C11-C14, C21-C24, C31-C34, C41-C44.例文帳に追加

ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４はメモリセルＣ１１〜Ｃ１４，Ｃ２１〜Ｃ２４，Ｃ３１〜Ｃ３４，Ｃ４１〜Ｃ４４にそれぞれ接続されている。 - 特許庁

The light source apparatus is provided with lamp light sources BL1, BL2 and BL3 respectively illuminating a plurality of display regions into which a screen of a display panel is divided and a backlight driving circuit LD driving the lamp light sources BL1, BL2 and BL3.例文帳に追加

光源装置は表示パネルの画面を区分した複数の表示領域をそれぞれ照明するランプ光源ＢＬ１，ＢＬ２，ＢＬ３と、ランプ光源ＢＬ１，ＢＬ２，ＢＬ３を駆動するバックライト駆動回路ＬＤとを備える。 - 特許庁

Complementary bit lines /BL1, /BL2 or BL1, BL2, to which a memory cell is not connected, are selected en bloc according to the bit line short circuit signals BRS0, BRS1, fixed to pre-charge voltage VPR, and sealing of a write-in noise is conducted.例文帳に追加

ビット線ショート信号ＢＲＳ０、ＢＲＳ１に応じてメモリセルが接続されない相補ビット線／ＢＬ１、／ＢＬ２、あるいはＢＬ１、ＢＬ２を一括選択してプリチャージ電圧ＶＰＲに固定して書き込みノイズのシールド行う。 - 特許庁

An endoscope device 10 is provided with a lamp 36, a motor 38, an LED driving circuit 40, brushes BL1 and BL2 in its inside.例文帳に追加

電子内視鏡装置１０内にランプ３６、モータ３８、ＬＥＤ駆動回路４０、ブラシＢＬ１、ＢＬ２を設ける。 - 特許庁

A capacitor C1 is constructed between the power source Vdd and the power source Vss with the branching lines BL1 and BL2 arranged facing.例文帳に追加

支線ＢＬ１と支線ＢＬ２とが対向して、電源Ｖｄｄと電源Ｖｓｓとの間に容量Ｃ１を構成する。 - 特許庁

A pair of source-drain areas BL1, BL2 and BL3 are formed on the surface of a semiconductor substrate pinching the projected part 13a.例文帳に追加

凸部１３ａを挟む半導体基板の表面に一対のソース・ドレイン領域ＢＬ１， ＢＬ２， ＢＬ３を形成する。 - 特許庁

At this point, column latches G3, G4 are separated from the bit line BL2 being not latched by a transfer gate TG2.例文帳に追加

このとき、カラムラッチＧ３、Ｇ４とリセットされていないビット線ＢＬ２とはトランスファーゲートＴＧ２により分離されている。 - 特許庁

A capacitor C22 of a node N22 connected to the bit line /BL2 is smaller than a capacitor C21 of a node N21 connected to the bit line BL2, a capacitor C12 of a node N12 connected to the bit line /BL1 is larger than a capacitor C11 of a node N11 connected to the bit line BL1.例文帳に追加

ビット線／ＢＬ２につながるノードＮ22の容量Ｃ22はビット線ＢＬ２につながるノードＮ21の容量Ｃ21よりも小さく、かつ、ビット線／ＢＬ１につながるノードＮ12の容量Ｃ12はビット線ＢＬ１につながるノードＮ11の容量Ｃ11よりも大きい。 - 特許庁

Next, the bit line BL2 is pre-charged in accordance with data of the column latches G3, G4, and verify-voltage is applied to a word line WL.例文帳に追加

次に、カラムラッチＧ３、Ｇ４のデータに応じてビット線ＢＬ２をプリチャージし、ワード線ＷＬにベリファイ電圧を印加する。 - 特許庁

Two bit lines BL1, BL2 are connected to a ground potential line GND through third transistors S13, S23 respectively.例文帳に追加

２つのビット線ＢＬ１，ＢＬ２が、ぞれぞれ第３トランジスタＳ１３，Ｓ２３を介して接地電位線ＧＮＤに接続されている。 - 特許庁

A tunnel insulation film is provided in a manner to cover the side surface 13c of the projected part 13a and the source-drain areas BL1, BL2 and BL3.例文帳に追加

凸部１３ａの側面１３ｃとソース・ドレイン領域ＢＬ１， ＢＬ２， ＢＬ３とを覆うようにトンネル絶縁膜を設ける。 - 特許庁

A pair of n-type source/drain regions BL1 and BL2 are formed on a semiconductor substrate 12 sandwiching the protruding part 13b.例文帳に追加

ｎ型の一対のソース・ドレイン領域ＢＬ１， ＢＬ２が、凸部１３ｂを挟む半導体基板１２の表面に形成されている。 - 特許庁

In a selection period t0, pixel data (1)(+) are applied to pixels A, C, and BL1 and black data (-) are applied to pixels B, BL2, and BL4.例文帳に追加

選択期間ｔ０において、画素Ａ，Ｃ，ＢＬ１に画素データ▲１▼（＋）、及び画素Ｂ，ＢＬ２，ＢＬ４に黒データ（−）が印加される。 - 特許庁

Sense amplifiers SA1, SA2, SA3, SA4 in units connected to the bit lines BL1, BL2, BL3, BL4 switches successively a plurality of units synchronizing with a clock pulse and is started.例文帳に追加

ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に接続されたユニット内のセンスアンプＳＡ１，ＳＡ２，ＳＡ３，ＳＡ４が、クロックパルスに同期して複数のユニットを順次切り替えて起動する。 - 特許庁

Two bit lines BL1 and BL2 of the SRAM cell are respectively set to a low voltage state (Low) and a high voltage state (High).例文帳に追加

ＳＲＡＭセルの２本のビット線ＢＬ１，ＢＬ２をそれぞれ低電圧状態（Ｌｏｗ）、高電圧状態（Ｈｉｇｈ）にする。 - 特許庁

A sense amplifier 140 compares a potential of the bit line BL1 with a potential of the BL2, amplifies the higher potential to Vcc and amplifies the lower potential to zero volt.例文帳に追加

センスアンプ１４０は、ビット線ＢＬ１，ＢＬ２の電位を比較して、高い方をＶccに増幅し且つ低い方を零ボルトに増幅する。 - 特許庁

Thereby, a non-selection bit line (e.g. BL2) can be fixed to a ground potential while separating it from a non-selection cell (cell 2) in a memory block.例文帳に追加

これにより、非選択ビット線（たとえば、ＢＬ２）を、メモリブロック内の非選択セル（セル２）と切り離しながら接地電位で固定できる。 - 特許庁

The read/write bit lines BL1, BL2, BL3, BL4 are extended in the direction of Y, and connected to a read circuit 29 through the column selection switch 29C.例文帳に追加

読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４は、Ｙ方向に延び、カラム選択スイッチ２９Ｃを経由して、読み出し回路２９Ｂに接続される。 - 特許庁

An erase voltage for erasing the accumulated charges in the floating gate (FG) is applied between the control gate (CG) and the regions (BL1, BL2) and an erase current is allowed to flow toward the control gate (CG) or the regions (BL1, BL2), thereby erasing the accumulated charges.例文帳に追加

コントロールゲート（ＣＧ）と、ソース・ドレイン領域（ＢＬ１、ＢＬ２）との間に、フローティングゲート（ＦＧ）中の蓄積電荷を消去するための消去電圧を印加して、コントロールゲート（ＣＧ）またはソース・ドレイン領域（ＢＬ１、ＢＬ２）に向けて消去電流を流して、蓄積電荷を消去する。 - 特許庁

This device is provided with a memory cell 1 holding ternary data of H, M, L, sense amplifiers 18a, 18b, a pair of bit line BL, /BL, sense amplifier side bit lines BL1, BL2 being nodes for holding data, sense amplifier side bit lines /BL1, /BL2 being nodes for referring, and transfer gates 16, 17, 19.例文帳に追加

Ｈ，Ｍ，Ｌの３値データを保持できるメモリセル１と、センスアンプ１８ａ，１８ｂと、ビット線対ＢＬ，／ＢＬと、データ保持用ノードとなるセンスアンプ側ビット線ＢＬ１，ＢＬ２と、参照用ノードとなるセンスアンプ側ビット線／ＢＬ１，／ＢＬ２と、各トランスファーゲート１６，１７，１９とを備えている。 - 特許庁

The laminate structure DMM does not overlap with both of a pair of the adjoining second wiring BL2 in the peripheral circuit region, in top view.例文帳に追加

積層構造ＤＭＭは、周辺回路領域にて平面視において隣接する１対の第２の配線ＢＬ２の両方と重ならない。 - 特許庁

Potentials in accordance with polarization are read out at bit lines BL1, BL2 by turning on transistors 111, 121 and turning a plate line voltage to Vcc.例文帳に追加

トランジスタ１１１，１２１をオンさせてプレート線ＰＬをＶccにすることにより、分極に応じた電位がット線ＢＬ１，ＢＬ２に読み出される。 - 特許庁

Template areas Ret1, Ret2, and Ret3 in functional blocks BL1, BL2, and BL3 presents sizes of clock trees CT1, CT2, and CT3.例文帳に追加

各機能ブロックＢＬ１，ＢＬ２，ＢＬ３内におけるテンプレート領域Ｒｅｔ１，Ｒｅｔ２，Ｒｅｔ３は、クロック木ＣＴ１，ＣＴ２，ＣＴ３の大きさをそれぞれ表している。 - 特許庁

The first bit line group consists of a plurality of bit lines BL0, BL2, BL4 and BL6 extending in the second direction orthogonal to the first direction.例文帳に追加

第１のビット線群は、第１の方向と直交する第２の方向に延びる複数のビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６よりなる。 - 特許庁

Sense amplifiers 17, 18 are arranged respectively between a bit line BL1 of a memory cell block in which memory cells 29 are arranged and adjacent bit lines BL0, BL2.例文帳に追加

メモリセル２９を配置したメモリセルブロックのビット線ＢＬ１と、隣接ブロックのビット線ＢＬ０，ＢＬ２との間に、それぞれセンスアンプ１７，１８を介設する。 - 特許庁

The discharge side of the deodorizing device 30 is provided with an auxiliary suction blower BL2 in such a manner that the inside of the exhaust system holds negative pressure to atm. pressure.例文帳に追加

この排気系統の内部を、大気圧に対し負圧に保たれるように、脱臭装置３０の排出側に、補助吸引ブロワーＢＬ２を設ける。 - 特許庁

A current IBL2 flowing in a bit line BL2 generates a scattered magnetic field in a MTJ memory cell I3 in an intersection part of a bit line BL3 and a word line WL1.例文帳に追加

ビット線ＢＬ２を流れる電流Ｉ_BL2 は、ビット線ＢＬ３とワード線ＷＬ１との交差部にあるＭＴＪメモリセルｌ_3 に散乱磁場を発生させる。 - 特許庁

At the time, reference voltage VGEN is separated from the main reference bit line/BL0, other reference bit lines /BL1, /BL2, /BL3 are connected to the main reference bit line in parallel.例文帳に追加

その際、基準電圧ＶＧＥＮを主参照ビット線／ＢＬ０から分離し、別の参照ビット線／ＢＬ１，／ＢＬ２，／ＢＬ３を主参照ビット線に対し並列に接続する。 - 特許庁

An interlayer insulation layer is formed over the entire plane, after the trench region is formed, and the bit lines BL1', BL2' are formed side by side on the interlayer insulation layer.例文帳に追加

トレンチ領域が形成された後全面に層間絶縁層を形成し、層間絶縁層上に複数のビットラインＢＬ１’、ＢＬ２’を並ぶように形成する。 - 特許庁

Delay generation circuits 21, 22 are constituted of delay elements having the supply voltage dependency and temperature dependency the same as those of the components of their corresponding circuit blocks BL1, BL2.例文帳に追加

遅延発生回路２１，２２は、対応する回路ブロックＢＬ１，ＢＬ２の構成素子と同じ電源電圧依存性と温度依存性とを持つ遅延素子で構成される。 - 特許庁

When data of a memory cell MC are read to a bit line (a selecting bit line) BL1, a reference potential is supplied to a bit line (a reference bit line) BL2 from the cell DC.例文帳に追加

メモリセルＭＣのデータがビット線（選択ビット線）ＢＬ１に読み出されるとき、ビット線（参照ビット線）ＢＬ２には、ダミーセルＤＣから参照電位が供給される。 - 特許庁

This coupling is carried out by bonding wires BL1 formed in the surface of the wiring board 25 and bonding wires BL2 formed inside the wiring board 25.例文帳に追加

この接続を、配線基板２５の表面に形成されているボンディング配線ＢＬ１と、配線基板２５の内部に形成されているボンディング配線ＢＬ２により実施する。 - 特許庁

While the data is output in such a manner, a next reading operation may be started by precharging the potential of the bit line BL2 of the top block array.例文帳に追加

このようにしてデータを出力している間に、トップアレイブロックのビット線ＢＬ２の電位のプリジャージを行って、次の読み出し動作を開始することも可能である。 - 特許庁

And a write-in signal is inputted to a pair of bit lines(BL2, XBL2) of a cell MC12 to be written from a write-in circuit WC2 in this parallel connection.例文帳に追加

そして、この並列接続が行われた状態で、書き込み対象セルＭＣ１２のビット線対（ＢＬ２，ＸＢＬ２）に対し書き込み回路ＷＣ２から書き込み信号が入力される。 - 特許庁

When a memory cell MC12 is read out, a discharge transistor selecting circuit 47 discharges selectively a bit line BL2 connected to the memory cell MC12 and two bit lines BL0, BL1 being adjacent to it.例文帳に追加

放電トランジスタ選択回路４７は、メモリセルＭＣ12を読み出す際に、メモリセルＭＣ12に接続されたビット線ＢＬ2とそれに隣接する２本のビット線ＢＬ0,ＢＬ1とを選択的に放電する。 - 特許庁