「DPRAM」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The PC 16 acquires data by accessing the DPRAM 14a just once between read permission and read inhibition.例文帳に追加

パソコン１６は、読み出し許可と読み出し禁止の間に１回だけＤＰＲＡＭ１４ａにアクセスしてデータを取得する。 - 特許庁

A personal computer 16 reads data written in the DPRAM 14a-14d, and stores the data in its own memory, and integrally processes the data.例文帳に追加

パソコン１６は、ＤＰＲＡＭ１４ａ〜１４ｄに書き込まれたデータを読み出して自身のメモリに格納し、統一的に処理する。 - 特許庁

The origin of data transfer turns on data to be transferred to a DPRAM this time, that is, a data update flag corresponding to the data to be updated.例文帳に追加

データ転送元は、今回ＤＰＲＡＭに転送するデータ、すなわち更新されるデータに対応するデータ更新フラグをＯＮする。 - 特許庁

The shared data from the other controllers 2-4 are similarly received as well and stored in the pertinent storage area of a DPRAM 11a.例文帳に追加

他の制御装置２〜４からの共有データも同様にして受信し、ＤＰＲＡＭ１１ａの該当格納領域へ格納する。 - 特許庁

To provide a data transfer system for improving the transfer speed of data without increasing device costs by increasing the capacity of a DPRAM in the data transfer system for transferring data by using the DPRAM provided at one device among two devices.例文帳に追加

２つの装置間で一方の装置に設けられたＤＰＲＡＭを使用してデータ転送を行うデータ転送システムにおいて、ＤＰＲＡＭを大容量のものとして装置コストを増大させることなくデータの転送速度を向上させることができるデータ転送システムを提供すること。 - 特許庁

A byte interleaver applying convolution interleaving to a received encoded packet performs address control to immediately write succeeding data to an area of a DPRAM from which the preceding data are read.例文帳に追加

入力された符号化パケットに対して畳み込みインターリーブを施すバイト・インターリーバは、ＤＰＲＡＭにおけるデータが読み出された領域に次のデータを即座に書き込むアドレス制御を行う。 - 特許庁

When a process request to the other system occurs in these systems, interfaces 18, 28 built into each of the systems 100, 200 write a command showing content of the process into the DPRAM 3 and output an interrupt to each of their counterpart systems, and execute the process to read out the command written by the above-mentioned DPRAM to the interrupt from the other system.例文帳に追加

各システム１００，２００に組み込まれたインターフェース１８，２８は、システム内で他方のシステムに要求する処理が発生したときは、その処理の内容を示すコマンドをＤＰＲＡＭ３に書き込むともに、相手方システムに割込みを出力し、他方のシステムからの割込みに対しては、前記ＤＰＲＡＭ３から書き込まれたコマンドを読み出す処理を実行する。 - 特許庁

The high-speed access controller has a bus conversion circuit 108 which is provided with an address storage part 114 for presetting a column address for the time when a CPU 101 accesses a DPRAM 107, decodes the column address set in the address storage part 114 on detecting access to a custom IC 103, reads data from the DPRAM 107 beforehand and outputs the data to an SDRAM bus after a set latency cycle.例文帳に追加

ＣＰＵ１０１がＤＰＲＡＭ１０７へアクセスする際のカラムアドレスを予め設定するアドレス記憶部１１４を有し、カスタムＩＣ１０３へのアクセスを検出するとアドレス記憶部１１４に設定されたカラムアドレスのデコードを行いＤＰＲＡＭ１０７からデータを事前に読み出し、設定されたレイテンシサイクル後にＳＤＲＡＭバスへデータを出力するバス変換回路１０８を備えた。 - 特許庁

A measuring device 12 is provided with interface cards 12a-12d corresponding to each CPU 10a-10d, and data from each CPU 10a-10d are written in a DPRAM(dual port RAM) 14a-14d.例文帳に追加

計測装置１２は、各ＣＰＵ１０ａ〜１０ｄに対応したインターフェースカード１２ａ〜１２ｄを備え、各ＣＰＵ１０ａ〜１０ｄからのデータをＤＰＲＡＭ（デュアルポートＲＡＭ）１４ａ〜１４ｄに書き込む。 - 特許庁

When the total count of readouts by the CPU 2 is less than the total count of readouts by the CPU 4, the FIFO readout circuit 20 reads out data from a corresponding address position in a DPRAM 30 and outputs it to the CPU 2 because the data corresponding to the readout request made by the CPU 2 to the FIFO circuit 12 has already been transmitted to the CPU 4 and written to the DPRAM 30 for the CPU 2.例文帳に追加

ＣＰＵ２による総読出回数がＣＰＵ４による総読出回数よりも小さい場合、ＣＰＵ２によるＦＩＦＯ回路１２に対する読出要求に対応するデータは、すでにＣＰＵ４に送出されているとともにＣＰＵ２用のＤＰＲＡＭ３０に書き込まれているので、ＦＩＦＯ読出回路２０は、ＤＰＲＡＭ３０の該当アドレス位置からデータを読出してＣＰＵ２に出力する。 - 特許庁

When each GPP performs access to a DPRAM 26 in timing which is synchronous with a clock signal, an FPGA240 raises timer interruption to each GPP synchronously with the clock signal from a clock generating part 3 in an interruption controller 24.例文帳に追加

各ＧＰＰがクロック信号に同期するタイミングでＤＰＲＡＭ２６にアクセスする場合、割込みコントローラ２４において、ＦＰＧＡ２４０は、クロック発生部３からのクロック信号と同期して、タイマ割込みを各ＧＰＰにあげる。 - 特許庁

When intending to change the parameter, a user requests a change from HMI (Human-Machine Interface) 53, the changed parameter is copied in the SDRAM 69a via the DPRAM 68 and the electric bending operation can be performed by the changed parameter.例文帳に追加

また、パラメータを変更したい場合には、ユーザは、ＨＭＩ５３から変更要求することにより、変更されたパラメータがＤＰＲＡＭ６８を経てＳＤＲＡＭ６９ａにコピーされ、変更されたパラメータにより電動湾曲の動作を行えるようになる。 - 特許庁

Data required by the time synchronization processing part 54 among data generated by the crank angle synchronization processing part 52 and data required by the crank angle synchronization processing part 52 among data generated by the time synchronization processing part 54, are stored in a DPRAM 66.例文帳に追加

クランク角同期処理部５２により生成されるデータのうち時間同期処理部５４が必要とするもの、および時間同期処理部５４により生成されるデータのうちクランク角同期処理部５２が必要とするものを、DPRAM６６に格納する。 - 特許庁

The signal lines S1, S2, and S3 which are connecting MPU 3 in a main unit 1 and DPRAM 4 in an optional circuit 2 are connected to power line MVcc and optional power line SVcc via registers R1, R2, and R3 and diodes D1, D2 in a pull-up state.例文帳に追加

本体１のＭＰＵ３と、オプション回路２のＤＰＲＡＭ４間を接続する信号線Ｓ１、Ｓ２、Ｓ３を、抵抗Ｒ１、Ｒ２、Ｒ３と、ダイオードＤ１、Ｄ２を介して本体側電源ＭＶ_cc、オプション回路用電源ＳＶ_ccに接続し、プルアップしておく。 - 特許庁

A main CPU (central processing unit) 55, when starting, develops and copies the various types of unique parameters stored in SRAM (synchronous RAM) card 48 corresponding to unique IDs (identifications) for respective scopes to DPRAM (dual board RAM) 68 and SDRAM (synchronous dual RAM) 69a, and makes them usable by the parameters.例文帳に追加

起動時には、メインＣＰＵ５５は、各スコープに固有なＩＤに対応するＳＲＡＭカード４８に格納された各種の固有パラメータをＤＰＲＡＭ６８及びＳＤＲＡＭ６９ａに展開、コピーして、そのパラメータで使用できるようにする。 - 特許庁

A host system 100 in which program execution environment by a general purpose OS 16 is set and a subsystem 200 in which virtual machine based execution environment is set are built into independent circuits, and a DPRAM 3 is connected to a general purpose bus connecting both of these arithmetic circuits.例文帳に追加

汎用ＯＳ１６によるプログラム実行環境が設定されたホストシステム１００と、仮想マシン実行環境が設定されたサブシステム２００とを、独立の演算回路に組み込むとともに、両演算回路を接続する汎用バスにＤＰＲＡＭ３を接続する。 - 特許庁

A PC 40 is connected to the option unit 30 of the composite machine consisting of a main body 20 and the option unit 30 through the LAN 41, and the option unit 30 receives program data from the PC 40, once stores the program data into a RAM 34 and then, sequentially writes the program data a DPRAM 36 in an interface 31.例文帳に追加

本体２０とオプションユニット３０からなる複合機のオプションユニット３０に、ＬＡＮ４１を介してＰＣ４０を接続し、ＰＣ４０からのプログラムデータをオプションユニット３０が受信して、一旦ＲＡＭ３４に格納し、その後、プログラムデータをインターフェース３１内のＤＰＲＡＭ３６に順次書き込む。 - 特許庁

When the total count of readouts for the FIFO circuit 12 by the CPU 2 is more than the total count of readouts by the CPU 4, the FIFO readout circuit 20 reads out data from the FIFO circuit 12, transmits it to the CPU 2, and writes it to a DPRAM 32 for the CPU 4.例文帳に追加

ＦＩＦＯ回路１２に対するＣＰＵ２による総読出回数がＣＰＵ４による総読出回数以上であれば、ＦＩＦＯ読出回路２０はＦＩＦＯ回路１２からデータを読み出してＣＰＵ２に送出するとともに、ＣＰＵ４用のＤＰＲＡＭ３２にそのデータを書き込む。 - 特許庁

When each GPP performs access to the DPRAM 26 in timing which is asynchronous with the clock signal, the FPGA 240 raises write completion interruption to each GPP according as one GPP writes data in an asynchronous area in order to transmit write completion notification to the other GPP.例文帳に追加

各ＧＰＰがクロック信号に対し非同期のタイミングでＤＰＲＡＭ２６にアクセスする場合、ＦＰＧＡ２４０は、一方のＧＰＰの非同期エリアへのデータ書き込みに応じて、もう一方のＧＰＰに対して書込み完了通知を発信するために、書込み完了割込みをあげる。 - 特許庁

A DPRAM 94 writes as a mass of data the individual data recorded by the FF circuits 91b, 92b with the first AD clock, splits the mass of data having been written into the individual data and reads the individual data with a logic clock dividing the reading into two times, and outputs them to an integration processing portion 98.例文帳に追加

ＤＰＲＡＭ９４は、第１ＡＤクロックでＦＦ回路９１ｂ、９２ｂが記録した個々のデータを一塊のデータとして書込み、書込み済みの一塊のデータを個々のデータに分割して２回に分けてロジッククロックで個々のデータを読込んで積算処理部９８に出力する。 - 特許庁

When a healthy check request primitive sent from an EIF task of a main CPU 21 to a DPRAM (dual port RAM) handler 2e five times does not succeed and time required for the sending of the primitive exceeds a time-out interval, a message for resetting a CPU 22 is informed of from the EIF task 2a to a transmission management task 2d.例文帳に追加

メインＣＰＵ（中央処理装置）２１のＥＩＦタスク２ａからＤＰＲＡＭハンドラ２ｅにヘルシーチェック要求プリミティブが５回送出されても成功せず、所要時間がタイムアウト間隔を超えた場合、同ＥＩＦタスク２ａから伝送管理タスク２ｄへサブＣＰＵ２２をリセットする旨が通知される。 - 特許庁

The circuits 30 are connected to corresponding packet processing circuits 38 by a dual-port memory (DRAM) 34 and 2M highway(2MHW) interfaces 32 and 36 and conversion between a time-division multiplexed frame signal and packets on a network side which are transferred to a connection line 50 is performed to send and receive voice packets when a channel is put in use.例文帳に追加

複数の回路30はそれぞれデュアルポートメモリ(DPRAM) 34と2Mハイウエイ(2MHW)インタフェース 32,36とにより、対応するパケット処理回路38にそれぞれ接続され、時分割多重されたフレーム信号と、接続線50に転送されるネットワーク側のパケットとの変換処理が行われて、通話路が開通した際に音声パケットの送受信が行われる。 - 特許庁

A memory array part as a DRAM or an SRAM is provided in the package of a memory IC chip as a semiconductor memory device, and in addition to this, a plurality of interface modules corresponding to various memory types such as an SDR, a DDR, a DDR2...a DDR(n), the SRAM, a DPRAM, a FIFO are also provided.例文帳に追加

半導体メモリ装置としてのメモリＩＣチップのパッケージ内に、ＤＲＡＭ又はＳＲＡＭとしてのメモリアレイ部が設けられていることに加え、例えばＳＤＲ、ＤＤＲ、ＤＤＲ２・・・ＤＤＲ（ｎ）、ＳＲＡＭ、ＤＰＲＡＭ、ＦＩＦＯ等の各種のメモリタイプに応じた複数のインターフェースモジュールも設けられているようにする。 - 特許庁

Map comparison means 60 determines the peak region as an effective peak region when at least one of the digital signals constituting the peak region having a peak number except 0 has a signal value larger than map data stored in a MAP DPRAM 56 for every sampling number, and selects all the digital signals constituting the effective peak region as effective signals.例文帳に追加

マップ比較手段６０は、０以外のピーク番号を有するピーク領域を構成するデジタル信号の１個でも、その信号値がマップＤＰＲＡＭ５６にサンプリング番号毎に記憶されているマップデータよりも大きいと、そのピーク領域を有効ピーク領域と判断し、有効ピーク領域を構成する全デジタル信号を有効信号として選択する。 - 特許庁

In this case, the byte interleaver classifies altogether a group of bytes indicating an equal number of delayed packets being the number of delayed byte interleaved packets storing a concerned byte resulting from applying the convolution interleaving to each byte configuring an optional encoded packet, and generates a write address and a read address so as to apply write and read to consecutive addresses in the DPRAM by each delay group.例文帳に追加

このとき、バイト・インターリーバは、任意の符号化パケットを構成する各バイトについて、当該符号化パケットに対する、畳み込みインターリーブが施されることによって当該バイトが格納されるバイト・インターリーブパケットの遅延数である遅延パケット数が等しいバイト群をディレイ・グループとしてまとめて分類し、ディレイ・グループ毎にＤＰＲＡＭにおける連続するアドレスに対して書き込み及び読み出しを行うように、書き込みアドレス及び読み出しアドレスを生成する。 - 特許庁

At the multiplex for converting bundling digital data received from a plurality of subscriber transmission lines 18 to produce multiplex data which can be transmitted to one office transmission line 20, the multiplex conversion circuit 10 in a multiplex/demultiplex converter writes the received data in time series using a DPRAM 14 and the logic circuit in an address converting section 122 generates address control information for reading out that data while rearranging.例文帳に追加

多重分離変換装置の多重変換回路１０では、複数の加入者伝送路１８から受信したデジタルデータを束ねて、１本の局内伝送路２０へ送信可能な多重データとする多重変換処理を行うに際し、ＤＰＲＡＭ１４を用いて受信データを時系列に書き込み、そのデータを並べ換えて読み出しを行うアドレス制御のための情報をアドレス変換部１２２の論理回路でその都度生成するようにする。 - 特許庁