「EXOR circuit」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

If a wire is broken at a place A, the output of an EXOR circuit 18 becomes 1.例文帳に追加

配線の箇所Ａに断線が生じると、ＥＸＯＲ回路１８の出力は１になる。 - 特許庁

An EXOR circuit 4 inputs the frequency divided clock and the delayed frequency divided clock.例文帳に追加

ＥＸＯＲ回路４は、分周クロックと、遅延分周クロックとが入力される。 - 特許庁

A first EXOR circuit 7 performs an EXCLUSIVE-OR operation between output of the delay circuit and output of the S-FF, and a second EXOR 8 performs an EXCLUSIVE-OR operation between output of the S-FF and output of the second M-FF.例文帳に追加

第１のＥＸＯＲ回路７は遅延回路の出力とＳ−ＦＦの出力の排他的論理和演算を行ない、第２のＥＸＯＲ８はＳ−ＦＦの出力と第２のＭ−ＦＦの出力の排他的論理和演算を行なう。 - 特許庁

The CRC circuit comprises a first shift register to a p-th shift register, a first EXOR to a (p-1)-th EXOR, and a switch circuit.例文帳に追加

ＣＲＣ回路は、第１のシフトレジスタ乃至第ｐのシフトレジスタと第１のＥＸＯＲ乃至第（ｐ—１）のＥＸＯＲと切り替え回路とを有する。 - 特許庁

A flip-flop circuit 1, a delay circuit 2, an EXOR circuit 3 and a buffer circuit 4 are disclosed.例文帳に追加

フリップフロップ回路１と、遅延回路２とＥＸＯＲ回路３と、バッファ回路４と、が示されている。 - 特許庁

A wavelength converter 115 functions as an optical exOR circuit, and carries out an exOR arithmetic operation of the TE polarization component and the TM polarization component of the optical signal.例文帳に追加

波長変換素子１１５は光ｅｘＯＲ回路として機能しており、光信号のＴＥ偏波成分とＴＭ偏波成分のｅｘＯＲ演算をする。 - 特許庁

DIA' outputted from the flip-flop circuit 1 and CK' outputted from the delay circuit 2 are inputted to the EXOR circuit 3 together.例文帳に追加

フリップフロップ回路１から出力されるＤＩＡ´と遅延回路２から出力されるＣＫ´は共にＥＸＯＲ回路３に入力される。 - 特許庁

In the test circuit 12, data read out from the even number column and the test control signal TC are processed by exclusive OR by an EXOR circuit 13 of the first stage every one row, and data read out from the odd number column and an output from the EXOR circuit 13 are processed by exclusive OR by an EXOR circuit 14.例文帳に追加

テスト回路１２は、１行ごとに、第１段目のＥＸＯＲ回路１３で、偶数列から読出したデータとテスト制御信号ＴＣとが排他的論理和処理され、第２段目のＥＸＯＲ回路１４で、奇数列から読出したデータとＥＸＯＲ回路１３からの出力とが排他的論理和処理される。 - 特許庁

A scan pass test circuit 20 of the semiconductor device 10 includes scan chains 102, 107, an EXOR 201, and an SC control circuit 402.例文帳に追加

半導体装置１０が備えるスキャンパステスト回路２０は、スキャンチェーン１０２，１０７、EXOR２０１、及びＳＣ制御回路４０２を含む。 - 特許庁

An output signal from the EXOR circuit 3 is outputted through the buffer circuit 4 to the outside as a SIG (output signal).例文帳に追加

ＥＸＯＲ回路３からの出力信号はバッファ回路４を介して外部へＳＩＧ（出力信号）として出力される。 - 特許庁

An output of each EXOR circuit 14 is processed hierarchically by OR by an OR circuit 15, and a test result is outputted.例文帳に追加

各ＥＸＯＲ回路１４の出力は、ＯＲ回路１５で階層的に論理和処理され、テスト結果を出力する。 - 特許庁

The differential pulse signal is outputted through pulse delay circuits 14, 15, an EXOR circuit 16 and a differentiation circuit 17.例文帳に追加

パルス遅延回路１４，１５とＥＸＯＲ回路１６及び差動化回路１７を介して差動パルス信号を出力する。 - 特許庁

Output signal from the EXOR circuit 6 is inputted to a differentiation circuit 8 outputting a differential pulse signal.例文帳に追加

ＥＸＯＲ回路６の出力信号は、差動化回路８に入力されて差動パルス信号を出力する。 - 特許庁

A selective feedback circuit is constituted by inserting output and one input of an exclusive OR circuit ExOR and switches SWs between respective stages, and inserting switches SWf between the other input of the exclusive OR circuit ExOR and input of an initial stage flip flop.例文帳に追加

各段間に排他的論理和回路ＥｘＯＲの出力と一方の入力およびスイッチＳＷｓを直列に挿入し、排他的論理和回路ＥｘＯＲの他方の入力と初段フリップフロップの入力との間にスイッチＳＷｆを挿入して選択的帰還回路を構成する。 - 特許庁

A 4-bit linear code is generated by shift registers R3 to R0, parameters g3 to g0 and an EXOR circuit (XOR) E1.例文帳に追加

４ビットの線形符号が、シフトレジスタＲ３〜Ｒ０、パラメータｇ３〜ｇ０、ＥＸＯＲ回路（ＸＯＲ）Ｅ１にて生成される。 - 特許庁

A fault detecting means 2 outputs this output 1 of the EXOR circuit 18 to a record decision means 4.例文帳に追加

故障検出手段２はＥＸＯＲ回路１８のこの出力１を記録判定手段４へ出力する。 - 特許庁

And, an EXOR circuit 7 takes an exclusive-OR of a signal obtained by the two photocouplers 3 and 5 and outputs it.例文帳に追加

ＥＸＯＲ回路７は２つのフォトカプラ３，５によって得られた信号の排他的論理和をとって出力する。 - 特許庁

Further, the data Si and the output signal of the delay circuit 44 are exclusively ORed by an EXOR gate 46.例文帳に追加

さらに、データＳｉと遅延回路４４の出力信号とは、ＥＸＯＲゲート４６によって排他的論理和がとられる。 - 特許庁

When signal light S1 and S2 are made incident on an optical exOR circuit 1, a XPM type wavelength transformation element, where control light Ss is made incident, an optical signal state of an output light So becomes a state in which the signal light S1 and S2 are exOR operated.例文帳に追加

ＸＰＭ型波長変換素子である光ｅｘＯＲ回路１に、制御光Ｓｓを入射した状態で、信号光Ｓ１，Ｓ２を入射すると、出力光Ｓｏの光信号状態は、、信号光Ｓ１，Ｓ２をｅｘＯＲ演算した状態になっている。 - 特許庁

The error correction circuit consists of, e.g. an optical multiplexes circuit (8:1/4:1 optical multiplexer circuit)/ demultipexer circuit (1:8/1:4 optical demultiplexer circuit), a optical branch circuit, an optical exclusive OR circuit(EXOR circuit), and an optical AND circuit (AND circuit) and an optical NAND circuit (NAND circuit).例文帳に追加

誤り訂正回路は、例えば、光多重回路(８：１／４：１光多重回路)／分離回路(１：８／１：４光分離回路)、光分岐回路、光排他的論理和回路(ＥＸＯＲ回路)、光論理積回路(ＡＮＤ回路)、光否定的論理積回路(ＮＡＮＤ回路)により構成する。 - 特許庁

An EXOR circuit 50 outputs a signal as long as the tuning delay time of a timing tuning circuit 36 by inputting the signal from an OR circuit 21 and the signal from a delay circuit 20.例文帳に追加

ＥＸＯＲ回路５０が、ＯＲ回路２１からの信号とディレイ回路２０からの信号とを入力することによりタイミング調整回路３６の調整遅延時間長の信号を出力する。 - 特許庁

The signals S1, S2 are inputted to a differential circuit that is a delay circuit comprising resistors 52, 53, a capacitor 61, and NMOSs 24, 25, and a differential circuit that is an EXOR circuit comprising NMOSs 26-31.例文帳に追加

それらの信号Ｓ１、Ｓ２は、抵抗５２、５３、コンデンサ６１及びＮＭＯＳ２４、２５で構成される遅延回路である差動回路、ＮＭＯＳ２６〜３１で構成されるＥＸＯＲ回路である差動回路にそれぞれ入力される。 - 特許庁

An exclusive OR circuit 18 for receiving an output PN pattern signal (PNSCR) from a scramble pattern generating circuit 14 descrambles received data (RXD), a 1-bit error correction circuit 26 applies CRC error correction processing to the descrambled and parallel-converted data, and data (P_DATASEC) in 160 bits subjected to scramble processing are fed to a parallel exclusive OR (EXOR) circuit 40.例文帳に追加

受信データ(RXD)がスクランブルパターン発生回路14からの出力PNパターン信号(PNSCR)が入力される排他的論理和回路18にてスクランブル解除され、これをパラレル化したデータが１ビット誤り訂正回路26にてCRC誤り訂正処理されて、スクランブル処理が施されている160ビットのデータ(P_DATASEC)が並列排他論理和(EXOR)回路40に供給される。 - 特許庁

To attain current consumption reduction and chip cost reduction depending on circuit scale reduction by reducing the number of comparators and eliminating the need of a logic circuit such as an EXOR circuit.例文帳に追加

比較器の数を削減し、またＥＸＯＲ回路等の論理回路を不要にして、回路規模縮小による低消費電流化、チップコスト低減化を図る。 - 特許庁

To provide a function computing circuit capable of reducing a ROM capacity as much as possible, and capable of computing precisely a function by adding only a small circuit of a scale of an adder/a selector/an EXOR (Exclusive OR) circuit, and a function computing method therefor.例文帳に追加

ＲＯＭ容量をなるべく減らし、加算器・セレクタ・ＥＸＯＲ（Ｅｘｃｌｕｓｉｖｅ ＯＲ）回路という規模の小さい回路の追加のみで精度のよい関数を演算する関数演算回路およびその関数演算方法を提供する。 - 特許庁

A digital filter circuit 1 includes a sampling circuit 11, an EXOR circuit 12, a clock gating circuit 18, a reset control circuit 13, a counter circuit 14, a filter time setting circuit 17, a comparison circuit 15, a decoder circuit 16, and a flip-flop 24.例文帳に追加

デジタルフィルタ回路１は、サンプリング回路１１、ＥＸＯＲ回路１２、クロックゲーティング回路１８、リセット制御回路１３、カウンタ回路１４、フィルタ時間設定回路１７、比較回路１５、デコーダ回路１６、及びフリップフロップ２４が設けられる。 - 特許庁

The version managing circuit comprises mask revision state output circuits C_1-C_n, which selectively output a logical level 'H' or 'L' by only changing a single mask, and an EXOR circuit 20 which executes EXOR operation with the output values which are outputted from each of the mask revision state output circuits C_1-C_n and outputs the result as a register value.例文帳に追加

１枚のマスクの変更のみで、論理レベル“Ｈ”または“Ｌ”を選択的に出力することができるマスク改訂状態出力回路Ｃ_1〜Ｃ_nと、マスク改訂状態出力回路Ｃ_1〜Ｃ_nのそれぞれから出力された出力値に対してＥＸＯＲ演算を施し、その結果をレジスタ値として出力するＥＸＯＲ回路２０とを備えて、バージョン管理回路を構成する。 - 特許庁

When a secrecy scramble pattern generating circuit 42 generates a PN pattern (PNSEC) for descrambling, its PN pattern (PNSEC) output is converted into 160-bit parallel data (P_PNSEC), which are fed to the parallel exclusive OR (EXOR) circuit 40, wherein 160 sets of exclusive OR arithmetic circuits calculate the received data in accordance with the bits to carry out descramble processing in parallel.例文帳に追加

スクランブル解除用のPNパターン(PNSEC)が秘話スクランブルパターン発生回路42にて生成されると、そのPNパターン(PNSEC)出力が160ビットパラレルのデータ(P_PNSEC)に変換されて並列排他論理和(EXOR)回路40に供給され、160個の排他的論理和演算回路にて各入力データがビット対応に演算されてデスクランブル処理がパラレルにて行われる。 - 特許庁

In this test circuit for hysteresis voltage width measurement for measuring the hysteresis voltage width to a plurality of Schmidt circuits 1 installed on a semiconductor 2, all outputs of the Schmidt circuits 1 which are measuring objects are connected to a plurality of EXOR circuits 3, and a monitor terminal 5 for monitoring a test result is connected to the output of the final-layer EXOR circuit 3.例文帳に追加

半導体２に設けられた複数のシュミット回路１に対してヒステリシス電圧幅を測定するヒステリシス電圧幅測定用のテスト回路であって、測定対象のシュミット回路１の全出力を複数のＥＸＯＲ回路３に接続し、最終層のＥＸＯＲ回路３の出力にテスト結果をモニタするモニタ端子５を接続する。 - 特許庁

After the output of these comparator 21 and delay circuit 22 is logically operated by an EXOR circuit 23, a pulse is generated by a one-shot multivibrator 24 and inputted to a clock terminal CK1 of a D flip-flop 25.例文帳に追加

このコンパレータ２１及び遅延回路２２の出力をＥＸＯＲ回路２３で論理演算した後、１ショットマルチバイブレータ２４によってパルスを発生させ、Ｄフリップフロップ２５のクロック端子ＣＫ１に入力する。 - 特許庁

This semiconductor device is equipped with the measuring object circuit 110, an EXOR circuit 120, a counter 130, an input terminal 101, an output terminal 102, a clock signal input terminal 103, and a counted value output terminal 104.例文帳に追加

本発明の半導体装置は、測定対象回路１１０と、ＥＸＯＲ回路１２０と、カウンタ１３０と、入力端子１０１と、出力端子１０２と、クロック信号入力端子１０３と、カウント値出力端子１０４と、を備える。 - 特許庁

In verifying in a state in which data are written, the output of the inverter 103 is at a low level, and the inversion output Bar signal of a decision latch circuit 110 is at a low level, the level of the output of an EXOR circuit 104 becomes low.例文帳に追加

本発明では、書き込みデータを入力とするラッチ回路とセンスアンプからの読み出し信号とを組み合わせ回路に入力し、組み合わせ回路の出力がベリファイのＯＫまたはＮＧとなるように構成する。 - 特許庁

The output of the EXOR circuit 3b is delayed through a second delay circuit 3c applied to the control terminal of an MOS switch Q1.例文帳に追加

そして、ＥＸＯＲ回路３ｂの出力信号をさらに第２の遅延回路３ｃで所定時間遅らせ、これをスイッチ駆動回路３の出力信号としてＭＯＳスイッチＱ１のオンオフ制御を行う。 - 特許庁

And each shift circuit is composed by the shift register 41, an EXOR gate Dn connected to the n-th bit output terminal of the shift register 41 and the bit output terminal of the (n+1)th, and an AND gate An connected to the n-th bit output terminal of the shift register 41 and the output terminal of the EXOR gate Dn.例文帳に追加

また、各シフト回路は、シフトレジスタ４１と、このシフトレジスタ４１のｎ番目のビット出力端子とｎ＋１番目のビット出力端子とに接続されたＥＸＯＲゲートＤn と、シフトレジスタ４１のｎ番目のビット出力端子とＥＸＯＲゲートＤn の出力端子とに接続されたＡＮＤゲートＡn とにより構成されている。 - 特許庁

The synchronous counter is provided with at least three flip-flop circuits of a chain structure and at least two sets of two-input EXOR gates interposed in the chain structure, and a critical path, where the output of one flip-flop circuit leads to the input of another flip-flip is configured with one stage of the two-input EXOR gate.例文帳に追加

同期式カウンタはチェーン構造を有する少なくとも３個のフリップフロップと、チェーン構造に介在する少なくとも２個の２入力ＥＸＯＲゲートとを備えており、フリップフロップのうちの１つの出力がこれとは別のフリップフロップの入力に至るクリティカルパスが２入力ＥＸＯＲゲートの１段で構成されるようにした。 - 特許庁

An EXOR circuit 2 inputs the selected input signal and the corresponding flag of the RAM 5 and an adder 3 adds 1 to the corresponding continuous frequency in the RAM 5 when its output varies.例文帳に追加

ＥＸＯＲ回路２には、選択された入力信号とＲＡＭ５の対応する上記フラグとが入力され、その出力が変化すると、アダー３によりＲＡＭ５の対応する連続回数に１が加算される。 - 特許庁

A pulse having a pulse width equivalent to the delay time is generated by inputting outputs of a reference clock and the comparator 2 into an EXOR circuit 3.例文帳に追加

基準クロックとコンパレータ２の出力をＥＸＯＲ回路３に入力することで、遅延時間に相当するパルス幅を有するパルスが生成される。 - 特許庁

A multiplexer 14 selects a holding signal F if the EXOR gate 11 detects the edge of the synchronous signal A and a comparison result by the comparator circuit 18 shows disagreement, and selects the synchronous signal A in other cases.例文帳に追加

マルチプレクサ１４は、ＥＸＯＲゲート１１が同期信号Ａのエッジを検出し且つ比較回路１８による比較結果が不一致であれば保持信号Ｆを選択し、それ以外の場合は同期信号Ａを選択する。 - 特許庁

An output of a final stage of an r-th (r is a smaller natural number than p) shift register and the output of the switch circuit are inputted to an r-th EXOR.例文帳に追加

第ｒ（ｒはｐより小さい自然数）のシフトレジスタの最終段の出力及び切り替え回路の出力は第ｒのＥＸＯＲに入力される。 - 特許庁

In an EXOR circuit 108 to which the input signals and the delay signals of the input signals are input, ON/OFF of the first and the second Nch type transistors (105 and 106) for the conduction is controlled.例文帳に追加

入力信号と入力信号の遅延信号とが入力されたＥＸＯＲ回路１０８で第１と第２の導電用Ｎｃｈ型トランジスタ（１０５、１０６）のオンオフを制御する。 - 特許庁

Each time the inversion of the relevant code is detected by the ExOR circuit 14, a shift register 14 for shifting audio data changes a shift amount and changes the level of the sound represented in the audio data.例文帳に追加

音声データをシフトさせるシフトレジスタ１４は、ＥｘＯＲ回路１５による当該符号の反転が検出される度にそのシフト量を変化させて、音声データで表されている音のレベルを変化させる。 - 特許庁

If the signal of the terminal T_3 is inputted to one input terminal of the EXOR circuits 7a to 7h and a signal level is different, an output signal level is H, and an output circuit 9 outputs an abnormality signal.例文帳に追加

ＥＸＯＲ回路７ａ〜７ｈの一方の入力端子に端子Ｔ3 の信号を入力して、信号レベルが異なっていれば出力信号レベルがＨになり、出力回路９から異常信号が出力される。 - 特許庁

A driving signal selecting circuit 12 selects any of the inverse potential variation generating circuits 13a, 13b, 13c, 13d using a discriminated result of the EXOR 11 and two bit lines (BL and BLB) and drives it.例文帳に追加

駆動信号選択回路１２は、ＥＸＯＲ１１の判定結果及び２本のビット線（ＢＬとＢＬＢ）とを用いて逆電位変動生成回路１３ａ、１３ｂ、１３ｃ、１３ｄのいずれかを選択して駆動する。 - 特許庁

Outputs of the comparators Com1, Com2 are inputted to an exclusive OR circuit EXOR, and a result of discriminating whether the input INA is settled within the range of ±input INB or not is outputted therefrom.例文帳に追加

コンパレータＣｏｍ１、Ｃｏｍ２の出力は排他的論理和回路ＥＸＯＲに入力され、ここから入力ＩＮＡが±入力ＩＮＢの範囲内か否かの判定結果が出力される。 - 特許庁

Specifically, the rectangular voltage generated by the lamp drive circuit 4 is supplied directly to one input of an EXOR circuit 3b, and through a first delay circuit 3a to another input thereof.例文帳に追加

具体的には、ランプ駆動回路部４が発生させる矩形状の電圧をスイッチ駆動回路３に入力し、この矩形状の電圧及びこの矩形状の電圧を第１の遅延回路３ａで所定時間遅らせた電圧をＥＸＯＲ回路３ｂに入力する。 - 特許庁