「Gate terminal」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

Furthermore, an on pulse holding command circuit 11 holds on state of the output from the drive circuit 21 when a gate voltage judging comparator 16 for detecting the gate terminal voltage of the switching element 23 makes a decision that the gate terminal voltage has exceeded a specified level.例文帳に追加

さらに、オンパルス保持指令回路１１は、スイッチング素子２３のゲート端子電圧を検出するゲート電圧判定用比較器１６によりゲート端子電圧が所定の値を超えた場合に、駆動回路２１の出力をオン状態を保持する。 - 特許庁

A gate OFF level voltage is applied to a gate dummy wiring 19 through connection wirings between the gate dummy wiring 19 and a dummy output terminal 40b, 40c for an LCD connected to the terminal dummy wiring 15 and laid at an end of the first side.例文帳に追加

さらに、ゲートＯＦＦレベル電圧は、端子ダミー配線１５に接続され第１の辺の端部に配設されたＬＣＤ用ダミー出力端子４０ｂ、４０ｃとゲートダミー配線１９間の接続配線を経由してゲートダミー配線１９に印加される。 - 特許庁

The inductor 6 has a terminal 11 connected with the gate of the switching element 1 and a terminal 12 connected with the gate resistor 8, and a voltage induced by the drain current of the switching element 1 flowing through the current path L1 is applied to the gate of the switching element 1.例文帳に追加

インダクタ６は、端子部１１がスイッチング素子１のゲートに接続され、端子部１２がゲート抵抗８に接続され、電流経路Ｌ１に流れるスイッチング素子１のドレイン電流によって誘起された電圧が、スイッチング素子１のゲートに与えられる。 - 特許庁

A feedback circuit including a transistor 62 is connected between the source terminal and the gate terminal of the MOSFET 50 and a drain current is limited.例文帳に追加

ＭＯＳＦＥＴ５０のソース端子とゲート端子間にトランジスタ６２を含むフォードバック回路を接続してドレイン電流を制限する。 - 特許庁

The pixel and terminal of a liquid crystal display can be manufactured in four photolithographic steps including the formation of gate wiring 102 and the terminal.例文帳に追加

ゲート配線１０２と端子の形成を含め、４回のフォトリソグラフィー工程で、液晶表示装置の画素部及び端子部が作製される。 - 特許庁

Furthermore, the gate of the IGBT 1 is connected to a terminal T3 and an output of the current ratio sensing section 15 is connected to a terminal T4.例文帳に追加

なお、ＩＧＢＴ１のゲートは端子Ｔ３に接続され、電流比率検知部１５の出力は端子Ｔ４に接続されている。 - 特許庁

This power circuit is provided with a beat noise preventing circuit 16 between the output terminal of a comparator 13 and the other input terminal of an AND gate 14.例文帳に追加

コンパレータ１３の出力端子とＡＮＤゲート１４の他方の入力端子との間にビート音防止回路１６を設けた。 - 特許庁

The PMOS 12 has its gate connected to a reference voltage input terminal and its drain connected to the output terminal of the voltage detection circuit.例文帳に追加

ＰＭＯＳ１２は、ゲートを基準電圧入力端子に接続され、ドレインを電圧検出回路の出力端子に接続される。 - 特許庁

Afterwards, when potential in a source terminal of the first transistor 102 is raised, potential in the gate terminal of the first transistor 102 is also raised by the bootstrap efficacy.例文帳に追加

その後、第１のトランジスタ102のソース端子の電位があがると、ブートストラップ効果により、第１のトランジスタ102のゲート端子の電位もあがる。 - 特許庁

The snubber device 6 comprises: an SiC-MOSFET 3 connected between an output terminal C and a reference terminal E of the switching transistor 1; a Zener diode 4 formed between a gate terminal G and a drain terminal D of the SiC-MOSFET 3; and a resistor 5 formed between the gate terminal G and a source terminal S of the SiC-MOSFET 3.例文帳に追加

スナバデバイス６は、スイッチングトランジスタ１の出力端子Ｃ−基準端子Ｅ間に接続されたＳｉＣ−ＭＯＳＦＥＴ３と、ＳｉＣ−ＭＯＳＦＥＴ３のゲート端子Ｇ−ドレイン端子Ｄ間に形成されたツェナーダイオード４と、ＳｉＣ−ＭＯＳＦＥＴ３のゲート端子Ｇ−ソース端子Ｓ間に形成された抵抗器５とを備える。 - 特許庁

A gate of a P-channel MOS transistor (TR) 3 and a gate of an N-channel MOS TR 4 are respectively connected to the output terminal of the output CMOS inverter 2.例文帳に追加

出力ＣＭＯＳインバータ２の出力端子には、ＰチャネルＭＯＳトランジスタ３およびＮチャネルＭＯＳトランジスタ４のゲートがそれぞれ接続されている。 - 特許庁

A pull up drive section (53) outputs a first clock signal (CLK) as the gate signal (GOUT_M-1) to a corresponding gate line through an output terminal (OUT) in response to the control signal (CNTR_M).例文帳に追加

プルアップ駆動部(53)は制御信号(CNTR_M)に応じて第一のクロック信号(CLK)をゲート信号(GOUT_M-1)として出力端子(OUT)を通してゲートラインに送出する。 - 特許庁

A driver circuit 10 creates first and second gate voltages Vg1 and Vg2 which are applied to the gate terminal of each transistor based on a PWM signal Vpwm.例文帳に追加

ドライバ回路１０は、ＰＷＭ信号Ｖｐｗｍにもとづき、各トランジスタのゲート端子に印加すべき第１、第２ゲート電圧Ｖｇ１、Ｖｇ２を生成する。 - 特許庁

In a trench gate MOSFET in the third generation, not contact trenches 26 and 26 but gate trenches 22 and 22 are formed at terminal parts.例文帳に追加

第３世代のトレンチゲートＭＯＳＦＥＴにおいて、終端部にコンタクトトレンチ２６，２６を形成せず、ゲートトレンチ２２，２２で終了させることを特徴としている。 - 特許庁

One end of the plurality of first-layer n^+-type resistor layers 9 is connected with a gate electrode 6, and the other end is connected with the external gate electrode terminal 11.例文帳に追加

複数の１層目のＮ＋型抵抗層９の一方の端はゲート電極６と、他方の端は外部ゲート電極端子１１と接続する。 - 特許庁

To provide a portable terminal apparatus, a center server, and a ticket gate machine capable of suppressing an unauthorized use in a ticket gate system using a two-dimensional code.例文帳に追加

二次元コードを利用した改札システムにおいて、不正使用を抑制することが可能な携帯端末機器、センターサーバ、及び、改札機を提供する。 - 特許庁

An integration circuit 40 is formed in a connection line for connecting a gate terminal of a MOS transistor 33 to gate terminals of MOS transistors 31a-31d.例文帳に追加

ＭＯＳトランジスタ３３のゲート端子と、ＭＯＳトランジスタ３１ａ〜３１ｄのゲート端子間を接続する接続ラインに、積分回路４０を設けた。 - 特許庁

The complete depletion type nMOS and pMOS have the back gate regions (14, 22) to which the voltage is applicable independent of the gate terminal under the UTB.例文帳に追加

完全空乏型のｎＭＯＳとｐＭＯＳは、ＵＴＢの下に、ゲート端子とは独立に電圧が印加可能にされたバックゲート領域（１４，２２）を有する。 - 特許庁

This information providing system is provided with a portable terminal 5 carried by the user, a card 6, a ticket gate controller 4-1 installed in a ticket gate machine 3-1, and a server 1.例文帳に追加

ユーザに携帯される携帯端末５、カード６と、改札機３−１に設けられた改札制御装置４−１と、サーバ１とを具備している。 - 特許庁

To provide a gate drive circuit which further improves reliability by more surely protecting an inverter section of each stage from noise generated on an output terminal and a gate line of a gate signal.例文帳に追加

ゲート信号の出力端子及びゲート線に生じたノイズから各ステージのインバータ部を更に確実に保護することにより、信頼性の更なる向上を実現できるゲート駆動回路を提供する。 - 特許庁

A gate OFF level voltage is transmitted through cascaded wirings between a terminal dummy wiring 15 laid in a gate driver IC 2, 2a and another gate driver IC 2, 2a connected to the dummy wiring.例文帳に追加

ゲートＯＦＦレベル電圧は、ゲートドライバＩＣ２、２ａ内に配設された端子ダミー配線１５と、この配線に接続されたゲートドライバＩＣ２、２ａの間の縦続接続配線を介して伝搬される。 - 特許庁

The pull-up resistor 55 biases voltage of the output terminal of the transfer gate 54 to the VDD and raises the voltage of the output terminal lowered by the transfer gate 54 almost to the VDD.例文帳に追加

プルアップ抵抗５５は、トランスファゲート５４の出力端の電圧をＶＤＤにバイアスしており、トランスファゲート５４によって降下された出力端の電圧を略ＶＤＤまで上昇させる。 - 特許庁

The gate terminal of a transistor for controlling the input of a signal to a signal holding portion is negatively charged in advance, and the connection to a power supply is physically cut off, and thereby, negative charge is held in the gate terminal.例文帳に追加

あらかじめ信号保持部への信号の入力を制御するトランジスタのゲート端子に負に帯電させ、且つ電源との接続を物理的に遮断することにより負電荷を保持させる。 - 特許庁

A capacity value between a gate terminal of a reading transistor 25 and the first common signal line 51 is larger than a capacity value between the gate terminal of the reading transistor 25 and the second common signal line 52.例文帳に追加

読み出しトランジスタ２５のゲート端子と第１の共通信号線５１との間の容量値は、読み出しトランジスタ２５のゲート端子と第２の共通信号線５２との間の容量値よりも大きい。 - 特許庁

The P wells 51_0, 51_2 and 51_4 are connected to an input terminal of a gate leak current measuring circuit 18, and the P wells 51_1, 51_3 are connected to an input terminal of a gate leak current measuring circuit 19.例文帳に追加

Ｐウエル５１＿０、５１＿２、５１＿４はゲートリーク電流測定回路１８の入力端子に接続し、Ｐウエル５１＿１、５１＿３はゲートリーク電流測定回路１９の入力端子に接続する。 - 特許庁

The distribution control system is constituted so that the electronic tag 10 transmits data in a work table 13 to a gate terminal unit 20 every time when intruding in a prescribed area of the gate terminal unit 20.例文帳に追加

また、電子タグ１０が、ゲート端末装置２０の所定領域に侵入する毎に、ワークテーブル１３内のデータをゲート端末装置２０へ送信するように、流通管理システムを構成する。 - 特許庁

The voltage comparison circuit comprises an FET Q1 in which an input terminal IN1 is connected to the gate, an FET Q2 in which an input terminal IN2 is connected to the gate, a bistable circuit, an AND circuit G, and an FET Q11.例文帳に追加

入力端子ＩＮ１がゲートに接続されるＦＥＴＱ１と、入力端子ＩＮ２がゲートに接続されるＦＥＴＱ２と、双安定回路と、ＡＮＤ回路Ｇと、ＦＥＴＱ１１を備える。 - 特許庁

The distribution control system is constituted so that the gate terminal unit 20 outputs a warning only when a deterioration flag flies in the data received by the gate terminal unit 20 from the electronic tag 10.例文帳に追加

また、ゲート端末装置２０が電子タグ１０から受信したデータ中の劣化フラグが立っていた場合に限り、ゲート端末装置２０が警告を出力するように、流通管理システムを構成する。 - 特許庁

To detect a leak current even when a gate electrode of a transistor, an input terminal of a logical gate circuit, an open/close control terminal of a switching circuit, etc., are at open states or high impedance states.例文帳に追加

開放状態もしくはハイインピーダンス状態となっているトランジスタのゲート電極・論理ゲート回路の入力端子・スイッチ回路の開閉制御端子等によるリーク電流が困難である。 - 特許庁

The resonant circuit comprises an insulating gate type semiconductor element comprising a collector terminal, an emitter terminal, and a gate terminal; a diode which is connected to the insulating gate semiconductor element back-to-back; an inductance connected in series to the insulating gate semiconductor element; a resonant capacitor which serially resonates with the inductance; and a means for changing a capacitor capacitance on the voltage applied parallel to the insulating gate semiconductor.例文帳に追加

本発明の共振回路は、コレクタ端子とエミッタ端子とゲート端子を有する絶縁ゲート型半導体素子と、絶縁ゲート半導体素子と逆並列に接続されるダイオードと、絶縁ゲート半導体素子と直列に接続されるインダクタンスと、インダクタンスと直列共振させる共振コンデンサと、絶縁ゲート半導体と並列に印加電圧によってコンデンサ容量が変化する手段を設けた。 - 特許庁

In the liquid crystal display, a first switching means 31a constituting each pixel 20 has a control terminal A connected to a gate line G2 and another control terminal B connected to another gate line G1 and becomes electrically conductive when the control terminal A is a low level and the control terminal B is a high level.例文帳に追加

本発明の液晶表示装置では、各画素２０を構成する第１のスイッチング手段３１ａは、制御端子Ａがゲート線Ｇ２に接続され、制御端子Ｂがゲート線Ｇ１に接続され、制御端子Ａがローレベル、制御端子Ｂがハイレベルの際に導通する。 - 特許庁

A second transistor M2 is the N-channel MOSFET in which a first terminal 22 of a conduction channel, a gate 24 and a back gate 26 are connected to a stationary voltage terminal P2, and a second terminal 28 of the conduction channel is connected to a second terminal 18 of the conduction channel of the first transistor M1.例文帳に追加

第２トランジスタＭ２は、伝導チャンネルの第１端子２２、ゲート２４およびバックゲート２６が、固定電圧端子Ｐ２に接続され、伝導チャンネルの第２端子２８が、第１トランジスタＭ１の伝導チャンネルの第２端子１８に接続されたＮチャンネルＭＯＳＦＥＴである。 - 特許庁

The nonvolatile semiconductor memory has a sense transistor (Tr), first and second select transistors (Tr1, Tr2), a data storage capacitor (C), a tunnel window (TW) having a tunnel insulating film, a control gate terminal (CG), a select gate terminal (SG), a drain terminal (D) and a source terminal (S).例文帳に追加

不揮発性半導体メモリは、センストランジスタ（Ｔｒ）と、第１及び第２のセレクトトランジスタ（Ｔｒ１、Ｔｒ２）と、データ蓄積キャパシタ（Ｃ）と、トンネル絶縁膜を有するトンネルウィンドウ（ＴＷ）と、コントロールゲート端子（ＣＧ）と、セレクトゲート端子（ＳＧ）と、ドレイン端子（Ｄ）と、ソース端子（Ｓ）とを有する。 - 特許庁

A second transistor 10 is an FET of the same characteristics as those of the first transistor 7, the power supply voltage Vdd is applied to its source terminal 10a, the gate terminal 7b of the first transistor 7 is connected to the gate terminal 10b, and furthermore, a capacitor 11 is connected to the drain terminal 10c.例文帳に追加

第２トランジスタ１０は第１トランジスタ７と同特性のＦＥＴであり、そのソース端子１０ａには電源電圧Ｖddが印加されるとともに、ゲート端子１０ｂには第１トランジスタ７のゲート端子７ｂが接続され、さらに、ドレイン端子１０ｃにはコンデンサ１１が接続されている。 - 特許庁

The gate terminal of the pMOS transistor 202 is connected to a connection point Vb between the drain terminal of the nMOS transistor 203 and of the decoupling capacitor 201, and the gate terminal of the nMOS transistor 203 is connected to a connection Va between a drain terminal of the pMOS transistor 202 and the decoupling capacitor 201.例文帳に追加

また、ｐＭＯＳトランジスタ２０２のゲート端子は、ｎＭＯＳトランジスタ２０３のドレイン端子とデカップリングコンデンサ２０１との接続点Ｖｂに接続され、ｎＭＯＳトランジスタ２０３のゲート端子はｐＭＯＳトランジスタ２０２のドレイン端子とデカップリングコンデンサ２０１との接続点Ｖａに接続されている。 - 特許庁

In the light emitting apparatus C, one terminal of a start resistance RsL is connected to a gate terminal G1 of a transferring thyristor T1 at one end side of a transferring thyristor row, and the other terminal of a start resistance RsR is connected to a gate terminal G128 of a transferring thyristor T128 at the other end side.例文帳に追加

発光装置Ｃは、転送サイリスタ列の一端側の転送サイリスタＴ１のゲート端子Ｇ１には、スタート抵抗ＲｓＬの一方の端子が接続され、他端側の転送サイリスタＴ１２８のゲート端子Ｇ１２８には、スタート抵抗ＲｓＲの一方の端子が接続されている。 - 特許庁

And each shift circuit is composed by the shift register 41, an EXOR gate Dn connected to the n-th bit output terminal of the shift register 41 and the bit output terminal of the (n+1)th, and an AND gate An connected to the n-th bit output terminal of the shift register 41 and the output terminal of the EXOR gate Dn.例文帳に追加

また、各シフト回路は、シフトレジスタ４１と、このシフトレジスタ４１のｎ番目のビット出力端子とｎ＋１番目のビット出力端子とに接続されたＥＸＯＲゲートＤn と、シフトレジスタ４１のｎ番目のビット出力端子とＥＸＯＲゲートＤn の出力端子とに接続されたＡＮＤゲートＡn とにより構成されている。 - 特許庁

When a high potential enable signal E2 supplied to a gate terminal of a transistor P40 of which the drain terminal is connected to the gate terminal of the transistor P41 rises to a normal voltage in a high level signal, a reset circuit 21 supplies the high level signal to the latch circuit 23 and stops the application of the voltage through the connecting node PG to the gate terminal of the transistor P41.例文帳に追加

トランジスタＰ４１のゲート端子にドレイン端子が接続されているトランジスタＰ４０のゲート端子に供給される高電位イネーブル信号Ｅ２がハイレベル信号時の正常電圧まで立ち上がると、リセット回路２１はラッチ回路２３にハイレベル信号を供給して、接続ノードＰＧを介してのトランジスタＰ４１のゲート端子への印加を停止する。 - 特許庁

At the gate-terminal side, after the adjacent gate wirings 2a with each other are connected by the connection layer 2c made of the same material as that of the gate wiring 2a, the adjacent gate wirings 2a are separated by making the connection layer 2c to be cut with a laser beam after the TFT array substrate is completed.例文帳に追加

ゲート終端側では、隣接するゲート配線２ａ同士が、ゲート配線２ａと同一材料からなる接続層２ｃによって接続された後、ＴＦＴアレイ基板完成後に該接続層２ｃをレーザーでカットすることにより分離される。 - 特許庁

The drive circuit charges from a gate terminal (G) via a resistor (Rgon) by switching on an NPN gate-drive transistor (Q102) when switching on an IGBT (Q101), and discharges from the gate terminal (G) via a resistor (Rgoff) by switching on a PNP gate-drive transistor (Q103) when switching off the IGBT (Q101).例文帳に追加

駆動回路は、ＩＧＢＴ(Ｑ１０１)をオンさせるとき、ゲート駆動用NPNトランジスタ(Ｑ１０２)をオンさせることによって抵抗器(Rgon)を介してゲート端子(Ｇ)から充電し、ＩＧＢＴ(Ｑ１０１)をオフさせるとき、ゲート駆動用PNPトランジスタ(Ｑ１０３)をオンさせることによって抵抗器(Rgoff)を介してゲート端子(Ｇ)から放電させる。 - 特許庁

The potential difference reduction circuit 30 comprising a transfer gate 32 (a second transfer gate), a terminal 34 (a second terminal), and a terminal 36 reduces the potential difference given to the both ends of the fuse 10 given by the above potential difference grant circuit 20.例文帳に追加

電位差低減回路３０は、トランスファゲート３２（第２のトランスファゲート）、端子３４（第２の端子）および端子３６を含んで構成されており、上述の電位差付与回路２０によってヒューズ１０の両端に与えられた電位差を低減させる。 - 特許庁

Also, gates of the transistor Q3 connected between the gate of the transistor Q1 and the second power supply terminal s2 and the transistor Q3D connected between the gate of the transistor Q1D and the second power supply terminal s2 are connected together to an input terminal IN.例文帳に追加

また、トランジスタＱ１のゲートと第２電源端子ｓ２との間に接続するトランジスタＱ３と、トランジスタＱ１Ｄのゲートと第２電源端子ｓ２との間に接続するトランジスタＱ３Ｄとは、ゲートが共に入力端子ＩＮに接続している。 - 特許庁

The drains of power MOSFETs 10, 11 are mutually connected, the source and gate of the MOSFET 10 are used as the source terminal 0 and gate terminal 1 of a composite MOSFET 60, and the source of the MOSFET 11 is used as the drain terminal 2 of the MOSFET 60.例文帳に追加

パワーＭＯＳＦＥＴ１０，１１のドレイン同士を接続し、ＭＯＳＦＥＴ１０のソース及びゲートをそれぞれ複合型ＭＯＳＦＥＴ６０のソース端子０及びゲート端子１とし、ＭＯＳＦＥＴ１１のソースをドレイン端子２とする。 - 特許庁

The detection element 1 includes a first terminal connected with a gate of the gain transistor 2 and a second terminal connected with the threshold value setting transistor 3.例文帳に追加

検知素子１は、ゲイントランジスタ２のゲートと接続された第１の端子と、閾値設定トランジスタ３と接続された第２の端子とを有している。 - 特許庁

A node of the integrated circuit to be inspected, that is, for example, an output terminal of a logic gate is connected to a D input terminal of the flip-flop.例文帳に追加

検査対象の集積回路のノード、すなわち例えば論理ゲートの出力端子を上記フリップフロップのＤ入力端子に接続する。 - 特許庁