「Gate terminal」に関連した英語例文の一覧と使い方(35ページ目) - Weblio英語例文検索

When receiving a reservation of entrance from the user M, first reservation information and second reservation information associated to the first reservation information are generated and registered, and the first reservation information is transmitted to a mobile terminal 40 by an electronic mail, by a multiple authentication gate opening/closing control means (a management server 10 and code reading parts 31, 32).例文帳に追加

多重認証ゲート開閉制御手段（管理サーバ10及びコード読取部31，32）により、利用者Ｍから入場の予約を受けたとき、第１の予約情報及び同第１の予約情報に対応付けた第２の予約情報が生成されて登録されると共に、同第１の予約情報が携帯端末40へ電子メールで送信される。 - 特許庁

Thus, since the influence of the threshold voltage of a transistor T5 is removed from the voltage between the gate and source of the transistor T5 when the voltage of the input terminal IN1 changes from high to low, subsequently, when the transistor T5 is turned on and a current flows into the transistor T5, the influence of the threshold voltage of the transistor T5 is removed also from its current value Ids.例文帳に追加

これにより、入力端子ＩＮ１の電圧がハイからローに変化する際に、トランジスタＴ５のゲート−ソース間電圧から、トランジスタＴ５の閾値電圧の影響が取り除かれるので、その後にトランジスタＴ５がオンしてトランジスタＴ５に電流が流れたときに、その電流値Ｉｄｓからも、トランジスタＴ５の閾値電圧の影響が取り除かれる。 - 特許庁

In the quasi-resonance RCC type switching power supply, a capacitor 15, a resistive element 16, and an inductor 8 are connected in series between one terminal of a feedback winding 14 of a transformer 11 and the gate of a main switching element 9, and a capacitor 7 is connected between a node N4 between the resistive element 16 and the inductor 8 and the source of the main switching element 9.例文帳に追加

この擬似共振型ＲＣＣ方式スイッチング電源では、トランス１１の帰還巻線１４の一方端子と主スイッチング素子９のゲートとの間にコンデンサ１５、抵抗素子１６、およびインダクタ８を直列接続し、抵抗素子１６とインダクタ８の間のノードＮ４と主スイッチング素子９のソースとの間にコンデンサ７を接続する。 - 特許庁

An admission controller 26 transmits a start-up command to the cellular phone 14 to operate the start-up command for the application program, and controls an entrance gate 30 to a condition allowing passing, when receiving an admittance response based on consistency of the ticket ID embedded in the ticket image with the terminal ID (phone number) of the cellular phone 14.例文帳に追加

入場管理装置２６は、携帯電話１４に起動コマンドを送信してアプリケーションプログラムを起動コマンドを動作させ、チケット画像に埋め込んでいるチケットＩＤと携帯電話１４の端末ＩＤ（電話番号）との一致による入場許可応答を受信した際に、入場ゲート３０を通行可能状態に制御する。 - 特許庁

The stray child search system S comprises: a wireless tag 10 provided with unique ID information; a reader/writer 20 attached to a detection gate 21; a server system 30 data-communicably connected to the reader/writer 20; and an information providing terminal 40 and a cellular phone 50 as information terminals for receiving position information distributed from the server system 30.例文帳に追加

迷子探索システムＳは、固有のＩＤ情報が付与された無線タグ１０、検出ゲート２１に取り付けられたリーダライタ２０、該リーダライタ２０とデータ通信可能に接続されたサーバ装置３０、このサーバ装置３０から位置情報の配信を受ける情報端末機としての情報提供端末機４０及び携帯電話機５０を備える。 - 特許庁

In an NMOS transistor circuit 10 where a surge protection circuit 1 connected in parallel with an NMOS transistor MN is provided, a resistance R1 is so interposed between the back gate of the NMOS transistor MN and GND, as to give to a semiconductor terminal present on the side of an electrode pad 2 of the NMOS transistor an input impedance higher than that of the surge protecting circuit 1.例文帳に追加

ＮＭＯＳトランジスタＭＮに並列に接続されたサージ保護回路１を設けたＮＭＯＳトランジスタ回路１０において、ＮＭＯＳトランジスタＭＮのバックゲートとＧＮＤとの間に抵抗Ｒ１を介在させることにより、ＮＭＯＳトランジスタの電極パッド２側の半導体端子に、サージ保護回路１よりも高い入力インピーダンスを与える。 - 特許庁

An active matrix substrate (substrate for display panel) 1 mounting the IC chip (for instance, gate driver IC4 or source driver IC5) forms first metal wiring layers 14a-14c connected electrically to the terminal of the IC chip on an optical transmissive base substrate (for instance, glass substrate 11) composing it and a second metal wiring layer 12.例文帳に追加

ＩＣチップ（例えば、ゲートドライバＩＣ４又はソースドライバＩＣ５）が実装されるアクティブマトリクス基板（表示パネル用基板）１であって、それを構成する光透過性のベース基板（例えば、ガラス基板１１）上に、ＩＣチップの端子に電気的に接続される第１の金属配線層１４ａ〜１４ｃと、第２の金属配線層１２とを形成する。 - 特許庁

The current backup circuit 60 has a MOS transistor 62 for outputting the backup current I3 and an inverting amplifier 63, and the inverting amplifier 63 controls the inclination of a waveform of a rise of on potential supplied to a gate terminal of the MOS transistor 62 during a rise in the output current I2 in accordance with the magnitude of the output current I2.例文帳に追加

電流加勢回路６０は、加勢電流Ｉ３を出力するＭＯＳトランジスタ６２と反転増幅器６３とを有し、反転増幅器６３により出力電流Ｉ２の立ち上がり時にＭＯＳトランジスタ６２のゲート端子に供給されるオン電位の立ち上がり波形の傾きを出力電流Ｉ２の大きさに応じて制御する。 - 特許庁

In the reference voltage circuit 200, an inter-gate-source voltage VGS 11 of a transistor M11 is driven by a voltage obtained by dividing a stable output reference voltage VREF output from an output terminal by a voltage division circuit 211 comprising a resistor R11 and a resistor R12 to obtain the stable output reference voltage VREF.例文帳に追加

基準電圧回路２００では、出力端子から出力される安定した出力基準電圧ＶＲＥＦを抵抗Ｒ１１と抵抗Ｒ１２とから構成される分圧回路２１１で分圧した電圧によりトランジスタＭ１１のゲート−ソース間電圧ＶＧＳ１１を駆動することで、安定した出力基準電圧ＶＲＥＦを得る。 - 特許庁

In the transmission gate for a sample-hold circuit provided with P channel and N channel field effect transistors connected in parallel between an input terminal and a hold capacitor, field effect transistors whose sources and drains are respectively short-circuited and the size of which is halved are connected in series between the respective field effect transistors and the hold capacitor.例文帳に追加

入力端子とホールドコンデンサ間に並列に接続されたＰチャネルとＮチャネルの電界効果トランジスタを具えたサンプルホールド回路のトランスミッションゲートにおいて、それぞれの電界効果トランジスタとホールドコンデンサ間に、それぞれの電界効果トランジスタのサイズの２分の１のサイズでソースとドレインが短絡された電界効果トランジスタがそれぞれ直列に接続される。 - 特許庁

An output of the inverter circuit train is supplied to the latch circuit 4 to latch the output by a pulse signal from an address transition detection circuit, and is also supplied to one of the input terminals of the NOR circuit 5; the output of the latch circuit 4 is supplied to the other input terminal of the NOR circuit 5; and the output of the NOR circuit 5 is supplied to the gate of the transistor 6.例文帳に追加

インバータ回路列の出力をラッチ回路４に供給し、アドレス遷移検知回路からのパルス信号によりラッチすると共に、ＮＯＲ回路５の一方の入力端子に供給し、ラッチ回路４の出力をＮＯＲ回路５の他方の入力端子に供給してＮＯＲ回路５の出力をトランジスタ６のゲートに供給する。 - 特許庁

An output current from an FET1 is converted into voltage by a resistor R1 and the voltage is fed back to the gate terminals of the FET1 and an FET2 through a source follower circuit consisting of the level shift circuits of n cascade connection diodes D1 to Dn and an FET4 and an output current is extracted from the drain terminal of the FET2.例文帳に追加

ＦＥＴ１の出力電流を抵抗Ｒｌにより電圧変換し、その電圧をＦＥＴ３、ｎ個の縦続接続ダイオードＤ１〜Ｄｎのレベルシフト回路、およびＦＥＴ４からなるソースフォロア回路を介して、ＦＥＴ１およびＦＥＴ２のゲート端子にフィードバックし、ＦＥＴ２のドレイン端子から出力電流を取り出す。 - 特許庁

A reference voltage generation circuit 10 for generating the reference voltage of an amplifier 22 for driving a speaker 33 is composed of an inclined waveform generation circuit 11 for generating an inclined waveform voltage when the power is turned on, a complementary MOSFET 17 with the inclined waveform voltage applied to a common gate terminal, a current mirror circuit 14, and a capacitor 21.例文帳に追加

スピーカ３３を駆動する増幅器２２の基準電圧を生成する基準電圧生成回路１０は、電源オン時に傾斜波形電圧を発生する傾斜波形電圧発生回路１１と、この傾斜波形電圧が共通のゲート端子に印加される相補型ＭＯＳＦＥＴ１７と、カレントミラー回路１４とコンデンサ２１とからなる。 - 特許庁

When a negative input voltage is input to an internal circuit to a first terminal P1, an NMOS transistor 12 is controlled to be turned off but since the input voltage is negative, on the basis of an inter-gate-source voltages of the NMOS transistor 12 at that time, the NMOS transistor 12 is not completely turned off but operates in e.g., a weak inversion area.例文帳に追加

第一端子Ｐ１が内部回路への負の入力電圧を入力される時、ＮＭＯＳトランジスタ１２はオフするよう制御されているが、入力電圧が負であるので、この時のＮＭＯＳトランジスタ１２のゲート・ソース間電圧に基づき、ＮＭＯＳトランジスタ１２が完全にオフしないで例えば弱反転領域で動作する。 - 特許庁

When an m-bit multiplicand X and an n-bit (m≥n) multiplier Y which are shown by two's complements are multiplied, the multiplier Y is outputted one bit by one bit in order from the least significant bit y0 of the multiplier Y to an AND gate 12 according to clock signal CLK to control input of the multiplicand X to an input terminal A of a full adder 13.例文帳に追加

それぞれ２の補数で表示されたｍビットの被乗数Ｘとｎビット（但し、ｍ≧ｎ）の乗数Ｙを乗算するときに、クロック信号ＣＬＫに従って乗数Ｙの最下位ビットｙ０から順に１ビットずつＡＮＤゲート１２に出力し、被乗数Ｘの全加算器１３の入力端子Ａへの入力を制御する。 - 特許庁

Additionally, an external capacitor element 26 is connected to the connection point of resistors 38 and 39 between a VCC and a GND terminal inside the semiconductor integrated circuit, and 1/2 VCC signal is made to fall slowly when the power is turned off to thereby turn on the MOS transistor 23, increasing gate voltage the muting transistor (MOS transistor 21) and turning on the MOS transistor 21.例文帳に追加

また、半導体集積回路内部でＶＣＣとＧＮＤ端子間の抵抗３８と抵抗３９との接続点に外付け容量２６を接続し、電源オフしたときに１／２ＶＣＣ信号をゆっくり立ち下げることで、ＭＯＳトランジスタ２３がオンして、ミューティングトランジスタ（ＭＯＳトランジスタ２１）のゲート電圧を上げてＭＯＳトランジスタ２１をオンする。 - 特許庁

A voltage regulator comprises; an N-type depression MOS transistor TR1 having a drain connected to a positive electrode side of a power source, a source side connected to a stabilizing capacitance 3, and a gate applied with a constant reference voltage Vref; and an output terminal to connect a load circuit 4 between the source of the N-type depression MOS transistor TR1 and the stabilizing capacitance 3.例文帳に追加

ドレインが電源の正電極側に接続され、ソース側が安定化容量３に接続されるとともにゲートに一定の基準電圧Ｖｒｅｆが印加されるＮ型デプレッションＭＯＳトランジスタＴＲ１と、Ｎ型デプレッションＭＯＳトランジスタＴＲ１のソースと安定化容量３との間に負荷回路４を接続するための出力端子とを有する。 - 特許庁

The superconductor three-terminal element is constituted with a superconductor source electrode 102a and a superconductor drain electrode 102b, formed of cobalt silicates provided at predetermined intervals kept on a substrate 101 formed of silicon, a carbon nanotube 103 formed to bridge between the electrodes 102a, 102b, and a gate electrode 105 allocated on the carbon nanotube.例文帳に追加

シリコンからなる基板１０１の上に所定の間隔をあけて設けられたコバルト珪化物から構成された超伝導ソース電極１０２ａ及び超伝導ドレイン電極１０２ｂと、これらの間に架橋するように形成されたカーボンナノチューブ１０３と、この上に配置されたゲート電極１０５とにより、超伝導三端子素子を構成する。 - 特許庁

When a non-contact medium controlling unit 28 determines that the user has entered at the entrance gate on the basis of this entrance data, a position information acquiring unit 24 acquires the position information about the present position of the portable terminal, and a function control unit 26 decides a function requiring the restriction of operation on the basis of the position information to restrict the function of a predetermined operation.例文帳に追加

この入場データに基づき、非接触メディア制御部２８が入場ゲートをユーザが入場したと判断すると、位置情報取得部２４が携帯端末の現在位置に関する位置情報を取得し、機能制御部２６は、位置情報に基づき、動作の制限が必要な機能を決定し、所定の機能の動作を制限する。 - 特許庁

In an output buffer circuit provided with a tolerant circuit the tolerant circuit is connected between an output PMOS transistor (TR) for an output buffer cell and a signal output node PI to be applied to the PMOS TR 52, a pull-up resistor 60 is connected to the gate of the PMOS TR 52 and the PMOS TR 52 is turned off at the time of terminal floating.例文帳に追加

トレラント回路を備えた出力バッファ回路において、出力用バッファセルの出力用ＰＭＯＳトランジスタ５２とこの出力用ＰＭＯＳトランジスタに与える信号出力ノードＰＩとの間に、トレラント回路が設けられるとともに、前記出力用ＰＭＯＳトランジスタ５２のゲートにプルアップ抵抗６０を接続し、端子フローティング時に前記出力用ＰＭＯＳトランジスタ５２をオフする。 - 特許庁

Since the call is reported by the reporting part 14 provided in the terminal 10 when a called person passes a gate facility 40, in comparison with calling by broadcasting utilizing a conventional broadcasting facility, there are merits that the call is accurately reported to the called person and uncomfortable feelings due to broadcasting for calling are not imparted to the called person.例文帳に追加

呼出対象者がゲート設備４０を通過する際に端末１０が具備する報知部１４によって呼出を報知するので、従来の放送設備を利用した放送による呼出に比較して、呼出対象者に的確に呼出を報知することができるとともに、呼出放送によって呼出対象者に不快感を与えることが無くなるという利点がある。 - 特許庁

The power-gating technique for the integrated circuit device having the Sleep Mode of operation comprises providing an output stage (224) coupled between a supply voltage source and a reference voltage source and driving a gate terminal of at least one element of the output stage to a level above that of the supply voltage source or below that of the reference voltage source in the Sleep Mode of operation.例文帳に追加

スリープモード動作を有する集積回路装置のためのパワーゲーティング技術であって、供給電圧源と基準電圧源との間に結合される出力段（２２４）を設けることと、スリープモード動作において、出力段の少なくとも１つの素子のゲート端子を、前記供給電圧源のレベルよりも上の、または基準電圧源のレベルよりも下のレベルに駆動することとを含む。 - 特許庁

As to an output current from the second constant current circuit 7, an output voltage from a photocoupler 15 which is controlled by a feedback voltage is inputted in the PWM comparator 3 through a feedback terminal FB, and an output of the PWM comparator 3 is inputted in a gate of a MOSFET 11 through a buffer circuit 4, thereby controlling the amplitude of a current of the MOSFET 11.例文帳に追加

第２定電流回路７からの出力電流は、フィードバック電圧で制御されたフォトカプラー１５からの出力電圧がフィードバック端子ＦＢを介してＰＷＭ比較器３に入力され、ＰＷＭ比較器３の出力をバッファ回路４を介して、ＭＯＳＦＥＴ１１のゲートに入力することで、ＭＯＳＦＥＴ１１の電流の大きさが制御される。 - 特許庁

In a circuit having a current mirror circuit (4) with a plurality of current routes structured with a P channel MOSFET and a plurality of N channel MOSFETs connected to the current routes, the MOS type reference voltage generation circuit has N channel MOSFETs: N3, N4 serially connected to the P channel MOSFET for temperature compensation of which gate is connected to an output terminal of the reference voltage.例文帳に追加

ＰチャネルＭＯＳＦＥＴで構成される複数の電流経路を有するカレントミラー回路（４）と、それ等の電流経路に接続された複数のＮチャネルＭＯＳＦＥＴを有する回路において、ゲートが基準電圧の出力端子に接続された温度補償用ＮチャネルＭＯＳＦＥＴ：Ｎ３，Ｎ４を上記ＰチャネルＭＯＳＦＥＴと直列に接続したＭＯＳ型基準電圧発生回路。 - 特許庁

A driving circuit for a semiconductor optical amplifier gate switch constituting the matrix optical switch is provided with an operational amplifier which receives input of a driving signal and outputs a current corresponding to the driving signal, an inductance element provided to an output terminal of the operational amplifier, and a circuit formed by connecting a diode element and a resistance element, provided between the inductance element and semiconductor optical amplifier, in parallel.例文帳に追加

マトリクス光スイッチを構成する半導体光増幅器型ゲートスイッチの駆動回路に於いて、駆動信号を入力し該駆動信号に対応した電流を出力するオペレーションアンプと、該オペレーションアンプの出力端子に設けられたインダクタンス素子と、該インダクタンス素子と該半導体光増幅器間に設けられたダイオード素子と抵抗素子を並列接続した回路を設ける。 - 特許庁

Further, when an operation to an operation button 11 is detected, the on-vehicle wireless communication terminal 10 selects one of a vehicle control signal and a garage control signal for remote control of a garage gate drive unit 30 other than the vehicle, and transmits the selected control signal via a transmission circuit 13 to the external part.例文帳に追加

さらに、車両用無線通信端末１０は、操作ボタン１１に対する操作が検知されたときに、端末位置情報の内容に応じて、車両用制御信号及び車両以外の車庫ゲート駆動装置３０の遠隔制御のための車庫用制御信号のうちの一方を選択し、選択した制御信号を送信回路１３を通じて外部へ送出する。 - 特許庁

In the semiconductor device including an N-type MOS transistor 701 for an internal element and a P-type MOS transistor 711 for an internal element provided in an internal circuit region and an N-type MOS transistor 721 for ESD protection provided between an external connection terminal and the internal circuit region, a gate electrode of the N-type MOS transistor 721 for ESD protection is formed of P-type polysilicon.例文帳に追加

内部回路領域に内部素子のＮ型ＭＯＳトランジスタ７０１と内部素子のＰ型ＭＯＳトランジスタ７１１を有し、外部接続端子と前記内部回路領域との間にＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１を有する半導体装置において、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１のゲート電極はＰ型のポリシリコンにより形成した。 - 特許庁

This interrupt control circuit 11 is provided with a plurality of timers 110 to 113 to be started according to the rising or falling edge of a plurality of interrupt input signals to be generated from a plurality of interrupt factors and a logical sum gate 106 for acquiring the logical sum of the outputs of those plurality timers, and for inputting it to the interrupt input terminal of a CPU 10.例文帳に追加

割り込み制御回路１１は、複数の割り込み要因から発生される複数の割り込み入力信号の立ち上がりまたは立ち下がりのエッジによりそれぞれ起動される複数のタイマー１１０〜１１３と、これらの複数のタイマーの出力の論理和を得てＣＰＵ１０の割り込み入力端子に入力する論理和ゲート１０６とを備える。 - 特許庁

In a circuit having a current mirror circuit (4) with a plurality of current routes structured with a P channel MOSFET and a plurality of N channel MOSFETs connected to the current routes, the MOS type reference voltage generation circuit has N channel MOSFETs: N3, N4 for temperature compensation of which gate is connected to an output terminal of reference voltage serially connected to the P channel MOSFET.例文帳に追加

ＰチャネルＭＯＳＦＥＴで構成される複数の電流経路を有するカレントミラー回路（４）と、それ等の電流経路に接続された複数のＮチャネルＭＯＳＦＥＴを有する回路において、ゲートが基準電圧の出力端子に接続された温度補償用ＮチャネルＭＯＳＦＥＴ：Ｎ３，Ｎ４を上記ＰチャネルＭＯＳＦＥＴと直列に接続したＭＯＳ型基準電圧発生回路。 - 特許庁

A portable device terminal 300 acquires and stores boarding information when passing through the ticket gate 102, and stores next-station information in a train 200, which is received from a radio device 202 disposed in a train 200, and stores the latest fare table by receiving the latest fare table from a management server 203 when the fare table necessary for calculating the fare is expired.例文帳に追加

携帯端末３００は、自動改札１０２入場時に乗車情報を入手して記憶し、列車２００内では列車２００内に設置された無線装置２０２から受信した次駅情報を記憶し、乗車料金の算出に必要な料金テーブルの有効期限が切れている場合には、管理サーバ２０３から最新の料金テーブルを受信して記憶する。 - 特許庁

In the high frequency power amplifier of two-stage configuration provided with an operating voltage control circuit (220) for controlling an output power by changing an operating voltage (VLDO) of amplifier FETs in response to the signal (Vramp) for instructing the output level, a prescribed bias is given to a gate terminal of the first or second stage amplifier FET before a start signal (Vtxon) is triggered.例文帳に追加

出力レベルを指示する信号（Ｖramp）に応じて増幅用ＦＥＴの動作電圧（ＶLDO）を変化させて出力電力を制御する動作電圧制御回路（２２０）を備えた２段構成の高周波電力増幅器において、起動信号（Ｖtxon）が立ち上げられる前は１段目または２段目の増幅用ＦＥＴのゲート端子に所定のバイアスを与えておくようにした。 - 特許庁

The semiconductor switching element driving circuit is provided with an overcurrent limiting circuit 10 which reduces instantaneously the voltage of a gate terminal 4a when a collector current Ic becomes larger than i1, and an overcurrent protection circuit 20 which first reduces the collector current Ic at a first incline when it becomes larger than i2 and then reduces the collector current Ic at a second steep incline when it becomes smaller than i3.例文帳に追加

コレクタ電流Ｉｃがｉ１より大きくなると、ゲート端子４ａの電圧を瞬時に低減させる過電流制限回路１０と、コレクタ電流Ｉｃがｉ２より大きくなると、まず、コレクタ電流Ｉｃを第１の傾きで低下させ、その後、コレクタ電流Ｉｃがｉ３より小さくなると急な第２の傾きで低下させる過電流保護回路２０とを備える。 - 特許庁

To provide a technique to prevent corrosion of an end face of metal wiring, which is caused by moisture intrusion from a crack occurring during a cutout process such as substrate cutting, or to prevent the corrosion from reaching gate wiring, source wiring, and metal wiring at a wiring terminal section, which constitute a liquid crystal display section for driving a liquid crystal display device even when the end face of the metal wiring is corroded.例文帳に追加

基板切断などの切出し加工の際に生じるクラックからの水分侵入に起因する金属配線端面の腐食防止、あるいは金属配線端面の腐食が生じている場合でも該腐食が液晶表示装置を駆動する液晶表示部分を構成するゲート配線、ソース配線や配線端子部に金属配線にまで到達することを防止する技術を提供する。 - 特許庁

The molecular transistor of the three-terminal device comprises at least one highly-branched organic molecular chain coupled to a conjugate oligomer at the side of a molecular wire that couples the conductive conjugate oligomer connected with a source drain and a drain electrode at its both ends and a conductive metal in a straight chain shape, and also comprises gate electrodes composed of the conductive metals at tail ends of the organic molecular chain.例文帳に追加

両端にソース電極とドレイン電極を接続した電導性共役オリゴマーと導電性金属とを直鎖状に結合した分子ワイヤーの側面に、前記共役オリゴマーに結合する少なくとも１個の高度に分岐した有機分子鎖を有し、前記有機分子鎖のそれぞれの分岐末端に導電性金属からなるゲート電極を備えた三端子素子の分子トランジスタである。 - 特許庁

Only a trailing edge is delayed only by two delay buffer steps from each input signal by supplying an OR output between a chip specification signal and a write display signal to the circuit 1, a glitch is removed by generating an OR output between an output of an address decoder 3 and an output signal from the OR gate 203 and the OR output is supplied to the write/read control terminal of the storage element 4.例文帳に追加

そして、チップ指定信号と書き込み表示信号との論理和出力をライトパルス生成回路１に供給することで立ち下がりエッジのみ各入力信号よりディレイバッファ２段分だけ遅延させると共に、アドレスデコーダ３の出力とＯＲゲート２０３の出力信号との論理和出力を生成することで、グリッジを除去し、この出力を記憶素子４の書き込み／読み出し制御端子に供給する。 - 特許庁

The differential amplifier includes: first and second transistors the source terminals of which are connected to each other at a first common node; a first common current source connected to the first common node; and an in-phase signal input terminal for inputting, to the first common node, an in-phase signal with respect to first and second input signals inputted to gate terminals of the first and second transistors.例文帳に追加

差動増幅器において、第１の共通ノードにおいて互いにソース端子が接続された第１及び第２のトランジスタと、前記第１の共通ノードに接続された第１の共通電流源と、前記第１の共通ノードに、前記第１及び第２のトランジスタのゲート端子に入力される第１及び第２の入力信号に対する同相信号を入力する同相信号入力端子とを備える。 - 特許庁

This feedback circuit to be used for a semiconductor device is constituted by serially connecting two or more loads to a signal input terminal, and a transistor is adopted to at least one of those loads, and a gate voltage adjusting circuit is assigned to at least one of those adopted transistors, and a feedback signal is outputted from the connection of the prescribed loads.例文帳に追加

本発明の帰還回路は、半導体装置に用いる帰還回路であって、信号入力端子に２以上の負荷を直列に接続して成り、上記複数の負荷の内の少なくとも１つの負荷にトランジスタを採用し、当該採用するトランジスタの内の少なくとも１つのトランジスタにゲート電圧調整回路を備え、所定の負荷同士の接続点から帰還信号を出力することを特徴とする。 - 特許庁

In this device, a control signal is applied to the control terminal connected to the gate electrode of the first FET.例文帳に追加

第１および第２のＦＥＴと、前記両ＦＥＴのソース電極あるいはドレイン電極に接続された共通入力端子と、前記両ＦＥＴのドレイン電極あるいはソース電極に接続された第１および第２の出力端子と、前記第１のＦＥＴの前記第１の出力端子に所定のバイアスを与えるバイアス手段と、制御端子と前記第２の出力端子とを接続する接続手段と、前記第２のＦＥＴのゲート電極を接地する接地手段と、前記共通入力端子と前記第２のＦＥＴのソース電極あるいはドレイン電極間を直流的に分離する分離手段とを具備し、前記第１のＦＥＴのゲート電極に接続された制御端子に制御信号を印加することに特徴を有する。 - 特許庁