「Gate terminal」に関連した英語例文の一覧と使い方(34ページ目) - Weblio英語例文検索

In the signal line 19 for propagating digital signals, intervened is a three-terminal capacitance comprising a depletion type MOS transistor (Dep-Tr11) which is formed in a substrate 12 and is so mounted that a gate capacitance and a junction capacitance may work on the signal line 19.例文帳に追加

デジタル信号を伝搬する信号線１９には、基板１２内に形成され、信号線１９に対してゲート容量及びジャンクション容量が作用するように設けられたディプレション型のＭＯＳトランジスタ（Ｄｅｐ−Ｔｒ１１）で構成される３端子型容量が介在される。 - 特許庁

A bias circuit 24 adjusts a bias voltage applied to a gate terminal 14g of the FET 14 on the basis of the result of comparison between the amplitude level of the fundamental frequency component detected by the level detection circuit 32 and that detected by the level detection circuit 34.例文帳に追加

バイアス回路２４は、レベル検波回路３２で検出された基本周波数成分の振幅レベルとレベル検波回路３４で検出された基本周波数成分の振幅レベルとの比較結果に基づいて、ＦＥＴ１４のゲート端子１４ｇに印加するバイアス電圧を調整する。 - 特許庁

A clamp circuit 50 is connected to e.g., a source follower circuit which includes an N-channel MOS transistor MN1 with a voltage Vin as gate input and a constant current source I1 which causes a current Id to flow, wherein a connecting point of the MOS transistor MN1 and the constant current source I1 serves as an output terminal Vout.例文帳に追加

たとえば、電圧Ｖｉｎをゲート入力とするＮチャネルＭＯＳトランジスタＭＮ１と、電流Ｉｄを流す定電流源Ｉ１とを有し、ＭＯＳトランジスタＭＮ１と定電流源Ｉ１との接続点を出力端子Ｖｏｕｔとするソースホロア回路に対し、クランプ回路５０を接続する。 - 特許庁

To provide a radiation image capturing apparatus capable of performing resetting of radiation detection elements and reading out of image data for each frame in a continuous manner before radiation image capturing even when there is a terminal whose scanning line not connected to a gate IC.例文帳に追加

ゲートＩＣに走査線が未接続の端子が存在する場合であってもフレームごとに間隔を空けずに放射線画像撮影前の各放射線検出素子のリセット処理や画像データの読み出し処理を行うことが可能な放射線画像撮影装置を提供する。 - 特許庁

The variable attenuation circuit has a signal attenuation part 400 having a MOSFET 411 for variable attenuation in serial with a signal line connecting a signal input terminal 404 with a signal output terminal 405, an attenuation amount control circuit part 401 which controls gate potential of the MOSFET 411 for variable attenuation to adjust an attenuation amount and a source bias circuit part 402 for providing the MOSFET 411 for variable attenuation with a source bias.例文帳に追加

信号入力端子４０４と信号出力端子４０５とを結ぶ信号ラインに直列に可変減衰用ＭＯＳＦＥＴ４１１を有する信号減衰部４００と、可変減衰用ＭＯＳＦＥＴ４１１のゲート電位を制御し減衰量を調整する減衰量制御回路部４０１と、可変減衰用ＭＯＳＦＥＴ４１１にソースバイアスを与えるためのソースバイアス回路部４０２とを有している。 - 特許庁

The circuit for driving a power semiconductor element which is turned on when a high level voltage is applied to a control terminal comprises a driver IC 2, and a high voltage drive circuit 3 for applying a voltage higher than the output voltage of the driver IC 2 to the gate terminal of an n-channel power MOSFET 1 when the output voltage of the driver IC 2 has a high level.例文帳に追加

ハイレベルの電圧が制御端子に印加されたときにオンになるパワー半導体素子を駆動する回路であって、ドライバーＩＣ２と、ドライバーＩＣ２の出力電圧がハイレベルであるときに、ドライバーＩＣ２の出力電圧よりも高い電圧をｎチャネルのパワーＭＯＳＦＥＴ１のゲート端子に印加する高電圧駆動回路３とを備えることを特徴とするパワー半導体素子の駆動回路。 - 特許庁

The transconductor tuning circuit is provided with first and second MOS transistors respectively connecting their source terminals to a power supply voltage and mutually connecting their gate terminals and their drain terminal to be an MOS diode structure, and a first error amplifier respectively connecting the gate terminals of the first MOS transistor and the second MOS transistor with its input terminals for outputting its output signal as a bias signal for controlling tuning of the transconductor.例文帳に追加

本発明のトランスコンダクタのチューニング回路は、電源電圧にソース端子がそれぞれ接続され、そのゲート端子とそのドレイン端子が、それぞれＭＯＳダイオード構造となるように相互に接続された第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタと、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタのゲート端子がそれぞれ入力端子と接続されており、その出力信号をトランスコンダクタのチューニング制御用バイアス信号として出力する第１エラーアンプを備える。 - 特許庁

A memory cell MC selected from among a plurality of memory cells MC according to an address signal is connected to, for example in a test mode, one of complementary input nodes of a sense amplifier SA via an n-type MOSFET 10a for controlling a read voltage whose gate terminal is applied with a voltage VCLMP.例文帳に追加

たとえば、テストモードにおいて、センスアンプＳＡの相補の入力ノードの一方には、ゲート端子に電圧ＶＣＬＭＰが印加される読み出し電圧制御用のｎ型ＭＯＳＦＥＴ１０ａを介して、アドレス信号に応じて複数のメモリセルＭＣの内から選択される１つのメモリセルＭＣが接続される。 - 特許庁

The level shift circuit has first and second N type MOS transistors whose gates are driven by the predriver circuit, wherein an anode is connected to drains of the first or second N type MOS transistor to which the gate of the high-side transistor is not connected, and a cathode is further provided with a diode connected to an output terminal.例文帳に追加

レベルシフト回路は、プリドライバ回路によりゲートが駆動される第１及び第２のＮ型ＭＯＳトランジスタを有し、アノードがハイサイドトランジスタのゲートが接続されていない第１又は第２のＮ型ＭＯＳトランジスタのドレインに接続され、カソードが出力端子に接続されているダイオードを更に備えている。 - 特許庁

An abnormality detecting processing part 18, after detecting abnormality of the ignition coil 3, makes high the voltage of an input terminal to which the ignition signal output from the ECU 1 is input, to notify abnormality, and makes low a voltage between a gate and an emitter of the IGBT 8 to automatically and forcibly stop coil operation.例文帳に追加

異常検知処理部１８は、点火コイル３の異常検知後、ＥＣＵ１から出力される点火信号が入力する入力端子の電圧をＨＩＧＨにして異常を知らせると同時に、ＩＧＢＴ８のゲート−エミッタ間電圧をＬＯＷにして自動的にコイル動作を強制的に停止させる。 - 特許庁

In addition, when the gate potential of the MOSFETs 6 and 7 is not fixed at a source potential and unstable condition occurs while the voltage is applied between them, the voltage can be kept within a range of voltage of VF due to PN junction by one piece of the four-terminal thyristor 11.例文帳に追加

ＭＯＳＦＥＴ６、７がオフした状態において、出力端子８ａ、８ｂ間に電圧が印加されているとき、ＭＯＳＦＥＴ６、７のゲート電位がソース電位に対して固定されず不安定な状態となるのを、４端子サイリスタ１１の１個分のＰＮ接合によるＶＦの電圧の範囲に抑えることができる。 - 特許庁

The short-circuiting FET 51 is turned on when a voltage between a source level Vs of the power MOSFET 14 and the level Vgnd of the ground terminal P5 is at a fourth level or over to short-circuit between the gate and the source of the power MOSFET 14 thereby bringing the power MOSFET 14 to a second forced interruption state.例文帳に追加

短絡用ＦＥＴ５１は、パワーＭＯＳＦＥＴ１４のソース電位Ｖsに対するグランド端子Ｐ５の電位Ｖgndの電位差が、上記第４レベル以上になっているときにオンしてパワーＭＯＳＦＥＴ１４のゲート−ソース間を短絡させることで、当該パワーＭＯＳＦＥＴ１４を第２強制遮断状態とする。 - 特許庁

The analog switch circuit 11-1 comprises a P-type MOS transistor 22, having a source and a back gate electrodes to which the resistor string circuit 14 is connected, and a depletion N-type MOS transistor 23 having a source electrode, to which the drain electrode of the P-type MOS transistor 22 is connected and having a drain electrode, to which an output terminal is connected.例文帳に追加

アナログスイッチ回路１１−１は、ソース電極及びバックゲート電極に抵抗ストリング回路１４を接続されたＰ型ＭＯＳトランジスタ２２と、ソース電極にＰ型ＭＯＳトランジスタ２２のドレイン電極を、ドレイン電極に出力端子をそれぞれ接続されたディプレッション型Ｎ型ＭＯＳトランジスタ２３とを含む。 - 特許庁

Further, a predetermined current is supplied from a current source circuit 19 to the drain terminal of the MOSTr 17 to input a drain voltage of the MOSTr 17 to one end and to input a drive signal to the other end, and an AND of both the input signals is output from an AND gate 25.例文帳に追加

さらに、ミラーＭＯＳＴｒ１７のドレイン端子に所定電流を電流源回路１９から供給し、ミラーＭＯＳＴｒ１７のドレイン電圧を一端に入力するとともに、駆動信号を他端に入力して両入力信号の論理積をＡＮＤゲート２５から出力するようにしておく。 - 特許庁

In ticket gate processing, the machine G accesses the card C by means of the terminal M communicating by radio through a middle-range radio communication by means of a middle-range radio communication unit 33, and performs passage determination of the relevant user on the basis of the information stored on the card C.例文帳に追加

改札処理時において、自動改札機Ｇは、中距離無線通信部３３による中距離無線通信で無線通信する無線端末Ｍを介して非接触式ＩＣカードＣにアクセスし、非接触式ＩＣカードＣに記憶されている情報に基づく当該利用者の通行判定を行う。 - 特許庁

A node corresponding to an output terminal of a unit boosting circuit or a gate electrode of a transistor connected to the node is boosted by bootstrap operation, so that a decrease in potential which corresponds to substantially the same as the threshold potential of the transistor can be prevented and a decrease in output potential of the unit boosting circuit can be prevented.例文帳に追加

単位昇圧回路の出力端子に当たるノード、または当該ノードに接続されたトランジスタのゲート電極をブートストラップ動作により昇圧することで、当該トランジスタにおけるしきい値電位と同等の電位の低下を防ぎ、当該単位昇圧回路の出力電位の低下を防ぐことができる。 - 特許庁

To achieve mitigation in a charge concentration and improvement in an electrostatic breakdown tolerance value while a size of a protection transistor serving as an electrostatic protection element can be reduced, a resistance component of a gate terminal is suppressed approximately equally to the related art, and deterioration in a circuit operation speed of the protection transistor can be prevented without increasing a time constant.例文帳に追加

静電保護素子である保護トランジスタのサイズを縮小することができ、ゲート端子の抵抗成分を同程度に抑え、時定数を増加させることなく、保護トランジスタの回路動作スピードの低下を防ぐことができるとともに、電荷集中を緩和し、静電破壊耐量を向上させることができる。 - 特許庁

A flip clock IC 267, when receiving the output signal of the counter IC 256, alternately outputs H and L to the Enable terminal of a counter IC 260 to every clock from an oscillation section 210, and gives a pulse rising prescribed time (T_2) later and rising prescribed time (T_3) later, and makes the NOR gate IC 261 output that.例文帳に追加

フリップフロップＩＣ２６７は、カウンタＩＣ２５６の出力信号を受けると、発振部２１０からのクロックごとにカウンタＩＣ２６０のＥｎａｂｌｅ端子に交互にＨ，Ｌを出力し、所定時間（Ｔ２）遅れて立ち上がり、更に所定時間（Ｔ３）後に立ち下がるパルスを与え、これをＮＯＲゲートＩＣ２６１に出力させる。 - 特許庁

The threshold correcting part generated voltage corrected from the initial voltage by forming and releasing of diode connection for the prescribed transistor (e.g. 75N etc.) which is desired to exclude influence of threshold voltage for a potential of the sense line, and the corrected voltage is applied to a control terminal of the reading gate transistor (75N).例文帳に追加

閾値補正部は、センス線の電位に対する閾値電圧の影響を排除したい所定のトランジスタ（たとえば７５Ｎ等）に対するダイオード接続の形成と解除により、初期電圧から補正された電圧を発生し、当該補正された電圧を読み出しゲートトランジスタ（７５Ｎ）の制御端子に印加する。 - 特許庁

In the shift register for a dynamic circuit using a bootstrap, it is configured such that a high voltage side terminal with a capacity for the bootstrap is connected to the gate of a charge transistor for charging the bootstrap capacity for the shift register on the next stage to high, to make a drain of a charge transistor on the subsequent tier to be low voltage.例文帳に追加

ブートストラップを用いたダイナミック回路のシフトレジスタにおいて、ブートストラップ用容量のＨｉｇｈ電圧側の端子が、次段のシフトレジスタのブートストラップ用容量をＨｉｇｈに充電するための充電トランジスタのゲートに接続し、次々段の充電トランジスタのドレインがＬｏｗ電圧になるように構成する。 - 特許庁

In the bias circuit built-in switch IC 10, a gate control signal of FETs 2, 4 connected in parallel with FETs 1, 3 in series connection between a signal input terminal IN and a couple of output terminals OUT1, OUT2 is supplied from a control signal input section 40 via a buffer section 30 consisting of two couples of FETs 5-8.例文帳に追加

信号入力端ＩＮと１対の出力端ＯＵＴ１、ＯＵＴ２間に直列接続されたＦＥＴ１、ＦＥＴ３と並列接続されたＦＥＴ２、ＦＥＴ４のゲート制御信号を２対のＦＥＴ５〜ＦＥＴ８より成るバッファ部３０を介してコントロール信号入力部４０から供給する。 - 特許庁

This semiconductor integrated circuit is provided with a differential amplifier 12, a common level detection circuit 14 for detecting the common levels of the input signals A and B, and a bias generation circuit 16 for generating a bias voltage to be given to the gate terminal of a MOS transistor to be the constant current source of the differential amplifier 12 on the basis of the detected common levels.例文帳に追加

半導体集積回路は、差動増幅器１２、入力信号Ａ、Ｂのコモンレベルを検知するコモンレベル検知回路１４、および検知されたコモンレベルに基づき、差動増幅器１２の定電流源となるＭＯＳトランジスタのゲート端子に与えるべきバイアス電圧を発生するバイアス発生回路１６を備える。 - 特許庁

In a shift register of a dynamic circuit using a bootstrap, this circuit is constituted so that a terminal of a High voltage side of a capacitor for bootstrap is connected to a gate of a charge transistor for charging a capacitor for bootstrap of a shift register of the next stage to High, a drain of a charge transistor of the after next stage is made Low voltage.例文帳に追加

ブートストラップを用いたダイナミック回路のシフトレジスタにおいて、ブートストラップ用容量のＨｉｇｈ電圧側の端子が、次段のシフトレジスタのブートストラップ用容量をＨｉｇｈに充電するための充電トランジスタのゲートに接続し、次々段の充電トランジスタのドレインがＬｏｗ電圧になるように構成する。 - 特許庁

To suppress inversion of an amplifier when switches, which are connected to a pair of first and second data lines, and of which conduction and non-conduction are commonly controlled in response to a control signal supplied commonly to a gate terminal, are conducted even when the voltages of the pair of the second data lines are high by reducing the on-state current of the switch.例文帳に追加

第１及び第２のデータ線対間に接続され、ゲート端子に共通に供給される制御信号に応答して導通、非導通が共通に制御されるスイッチのオン電流を絞り込むことで、第２のデータ線対の電圧が高い場合でもスイッチ導通時におけるアンプの反転を抑制する。 - 特許庁

The direct lead bonding semiconductor device includes a semiconductor substrate, a surface electrode provided on the surface of the semiconductor substrate, a gate wiring provided on the surface of the semiconductor substrate along with the surface electrode, a metal film provided on the surface electrode, and a lead terminal provided on the metal film.例文帳に追加

ダイレクトリードボンディング方式の半導体装置が、半導体基板と、半導体基板の表面に設けられた表面電極と、半導体基板の表面に表面電極に沿って設けられたゲート配線と、表面電極の上に設けられた金属膜と、金属膜の上に取り付けられたリード端子とを含む。 - 特許庁

For example, when a card reader/writer 9a corresponding to a gate entrance terminal 9 reads the card data from the IC card 3 corresponding to the updating personal data during the update procedure period shown by the update period data, the card reader/writer 9a writes the updating personal data into the IC card 3 to automatically update the card data.例文帳に追加

例えば、入門端末９に対応したカードリーダライタ９ａが、上記更新期間データにより示される更新手続期間中に上記更新用個人データに対応したＩＣカード３からカードデータを読み込んだときには、そのＩＣカード３に更新用個人データを書き込むことによりカードデータを自動的に更新する。 - 特許庁

Further, at least one n/p or p/n junction which is, provided between the first and second junctions, arrayed laterally there, and at least one gate terminal G contacting the p-or n-doped region of the first junction or n- or p-doped region of the second junction, are provided.例文帳に追加

それはまた、第一および第二接合の間に配置され、そこに横方向に配列されている少なくとも一つのｎ／ｐまたはｐ／ｎ接合と、第一接合のｐまたはｎドープされた領域または第二接合のｎまたはｐドープされた領域に接触している少なくとも一つのゲート端子とを含む。 - 特許庁

The non-contact power supply device has a function that determines the oscillation timing of a pulse signal input to a gate terminal of the switching element that excites the secondary-side winding by using first to third flip-flops 103, 116 and 102, first and second counter circuits 104, 105, and a both-end voltage variable circuit 117 composed of a logic element group 118.例文帳に追加

２次側巻線を励磁するスイッチング素子のゲート端子に入力するパルス信号の発振タイミングを、第１〜３のフリップフロップ１０３，１１６，１０２と、第１，２のカウンタ回路１０４，１０５および論理素子群１１８からなる両端電圧可変回路１１７によって決定する機能を備えて構成した。 - 特許庁

When the input signal voltage VBUS is lower than a voltage with a threshold voltage Vthp of a PMOS transistor added to the power supply voltage VDD (VBUS< VDD+Vthp), a voltage with a threshold voltage Vthn of an NMOS transistor subtracted from the power supply voltage VDD is applied to a gate terminal G1 (VG1=VDD-Vthn).例文帳に追加

入力信号電圧ＶＢＵＳが電源電圧ＶＤＤにＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐを加えた電圧未満の時（ＶＢＵＳ＜ＶＤＤ＋Ｖｔｈｐ）、ゲート端子Ｇ１には電源電圧ＶＤＤからＮＭＯＳトランジスタの閾値電圧Ｖｔｈｎを減じた電圧が印加される（ＶＧ１＝ＶＤＤ−Ｖｔｈｎ）。 - 特許庁

Detection circuits 2, 3 detect positive and negative pulses superimposed on an input signal A at an input terminal 1 of an IC, give the detected outputs to an OR gate 4, a pulse width extension circuit 5 extends the pulse width of the OR output for a prescribed time and the result is used for a control signal E of a level hold circuit 7.例文帳に追加

ＩＣの入力端子１への入力信号Ａに重畳された正、負のパルスを検出回路２，３で検出し、これ等検出出力をオアゲート４へ入力し、このオア出力をパルス引延ばし回路５で所定時間だけパルス幅を引延ばし、レベル保持回路７の制御信号Ｅとする。 - 特許庁

A power supply voltage detector 3 of a radio base 1 monitors an output voltage of a primary side power supply unit 10, and when the output voltage drops to a prescribed voltage or below, a switching transistor(TR) 9 is turned off thereby allowing a DC/DC converter 2 to stop its output because a voltage at its GATE terminal is decreased.例文帳に追加

一次側電源装置１０の出力電圧を電源電圧検出器３で監視し、一定電圧以下に低下するとスイッチングトランジスタ９をオフとし、これによりＤＣ／ＤＣコンバータ２はそのＧＡＴＥ電圧低下により出力を停止し、無線送信機４への電力供給を停止する。 - 特許庁

An optical beacon apparatus arranged in the vicinity of a place where attention is called in walking transmits a warning signal when the portable telephone terminal is other than a waiting state, an optical beacon apparatus arranged in the vicinity of a ticket gate of a railroad station transmits warning information including the railroad station name and the base fare.例文帳に追加

歩行中に注意すべき場所の近傍に配置した光ビーコン装置は、携帯電話端末が待受け状態以外にあれば警告信号を送信し、鉄道駅の改札口の近傍に配置した光ビーコン装置は、該鉄道駅名と初乗り乗車運賃とを含む警告情報を送信する。 - 特許庁

When a positive or negative high voltage is applied to an input terminal 13, diodes 24, 25 clamp the received voltage to 6 V/-1 V, an intermediate voltage 3 V is applied to gates of FETs 17, 18, 21 and 22 to turn on/off the FETs 17-22 by a voltage between a gate potential and a source potential.例文帳に追加

入力端子１３に、正極性、または負極性の高電圧が印加された場合はダイオード２４，２５によってその電圧を６Ｖ，−１Ｖにクランプし、ＦＥＴ１７，１８，２１及び２２のゲートには中間電位３Ｖを印加しておき、これらのＦＥＴ１７〜２２をそのゲート電位とソース電位との電位差によってオンオフさせる。 - 特許庁

Thus, even when the communication speed of the serial data input in an input terminal Data_In dynamically changes, in order to dynamically change a delay amount (delay period) of a shift operation of the shift register according to the communication speed each time, noise generated in the delay period is removed by a matched gate And 15.例文帳に追加

これにより、入力端子Ｄata_Inに入力されたシリアルデータの通信速度が動的に変化しても、その時々の通信速度に合わせて、シフトレジスタによるシフト動作の遅延量（遅延期間）を動的に変化させるため、この遅延期間内に発生するノイズを一致ゲートＡnd１５により除去することができる。 - 特許庁

Thus, since the boosted voltage of the plus side terminal of the capacitor for boot strap on the preceding stage is applied to the gate of the capacitance charging transistor for boot strap on the next stage at all the time, even when a power supply voltage VDD is lowered, a capacitor (C2) for boot strap on the next stage can be surely charged to the power supply voltage VDD.例文帳に追加

これにより、次段のブートストラップ用容量充電トランジスタのゲートには常に、前段のブートストラップ用容量のプラス側端子の昇圧電圧が加わるため、電源電圧ＶＤＤを低電圧化しても、次段のブートストラップ用容量（Ｃ２）を確実に電源電圧ＶＤＤに充電することができる。 - 特許庁

To provide an entrance/exit management system using a card reader radio terminal, which enables passage of persons through a gate using a primary authentication with only ID checking and a secondary authentication with full data for authentication, including a large-sized facial portrait in combination so as to handle the authentication process depending on circumstances whether the number of persons entering/exiting is large or small.例文帳に追加

ＩＤチェックのみの一次認証と大型顔写真を含む認証フルデータによる二次認証を並用し、入退場者が多い場合も少ない場合も認証処理を臨機応変に捌いてゲートを通過させることが可能なカードリーダ無線端末を用いた入退場管理システムを提供する。 - 特許庁

In a state that the molded skin 19 is set to a first mold 7 to perform mold clamping, a warped part housing recessed place 27 housing a warped part 21, which is inclined by inclining the outer peripheral terminal part of the molded skin 19 to the outside at a predetermined angle, is provided to the molding surface 17 of the first mold 7 so as to continue to a side gate 29.例文帳に追加

成形表皮１９を第１金型７にセットして型閉めした状態で、成形表皮１９の外周端末部が外側に所定角度で傾斜して反り返る反返り部２１を収容する反返り部収容凹所２７を第１金型７の成形面１７にサイドゲート２９と連続するように凹設する。 - 特許庁

Consequently, even when a signal with a large amplitude which causes the operation state of the transistor Qamp to change between the unsaturated operation and saturated operation is inputted to an input terminal Tin to cause the gate current of the transistor Qamp to greatly vary, the transistor Tamp can be made to operate at a desired bias point.例文帳に追加

これにより、トランジスタＱａｍｐの動作状態を非飽和動作と飽和動作との間で変化させるような大振幅の信号が入力端子Ｔｉｎに入力されて、トランジスタＱａｍｐのゲート電流が大きく変動する場合でも、トランジスタＱａｍｐを所望のバイアス点で動作させることが可能になる。 - 特許庁

A secondary-side circuit B is provided with a protective circuit 30 which controls the voltage of a gate terminal so as not to allow a synchronous rectifier MOS transistor 21 which makes a third quadrant action, to conduct when the source-drain junction of the synchronous rectifier MOS transistor 21 is forward biased (the polarity in which an inner parasitic diode is backward biased).例文帳に追加

二次側回路Ｂ内に、第三象限動作をする同期整流ＭＯＳ２１トランジスタのソース・ドレイン間が順方向にバイアス(内部寄生ダイオードが逆バイアスされる極性)場合に、ゲート端子の電圧を制御して同期整流ＭＯＳトランジスタ２１を導通させない保護回路３０を設ける。 - 特許庁

At the time of receiving the output signals of the counter IC 256, a flip-flop IC 267 alternately outputs H and L to the Enable terminal of the counter IC 260 for each clock from an oscillation part 210 and supplies pulses to rise with the delay T2 and fall after T3 and they are outputted to the NOR gate IC 261.例文帳に追加

フリップフロップＩＣ２６７は、カウンタＩＣ２５６の出力信号を受けると、発振部２１０からのクロックごとにカウンタＩＣ２６０のＥｎａｂｌｅ端子に交互にＨ，Ｌを出力し、Ｔ_２遅れて立ち上がり、Ｔ_３後に立ち下がるパルスを与え、これをＮＯＲゲートＩＣ２６１に出力させる。 - 特許庁

A unidirectional element is provided between the drain and the gate of the output MOSFET Q1, Q2; and the element is turned off in the allowable voltage range of an external terminal in normal operation, and is turned on, when voltage exceeding a prescribed voltage that is higher than the voltage range is applied for turning on the output MOSFET.例文帳に追加

上記出力ＭＯＳＦＥＴのドレインとゲートとの間に、正常動作時での上記外部端子の許容電圧範囲ではオフ状態となり、上記電圧範囲以上の所定電圧を超えるような電圧印加時にオン状態になって上記出力ＭＯＳＦＥＴをオン状態にさせる一方向性素子を設ける。 - 特許庁

With respect to a semiconductor element constituted by fixing an IGBT chip 1 to a collector substrate 2, an insulating positioning guide 3 constitutes an individual semiconductor unit, with an emitter contact terminal 4 on the emitter electrode 21 of an IGBT chip 1 and a both-end contact structure of contact probe 5 on a gate pad 22.例文帳に追加

ＩＧＢＴチップ１をコレクタ基板２と固着して構成される半導体エレメントに対し、絶縁性の位置決めガイド３がエミッタコンタクト端子体４をＩＧＢＴチップ１のエミッタ電極２１に、両端接触構造のコンタクトプローブ５をゲートパッド２２に位置決めして個別の半導体ユニットを構成する。 - 特許庁

Unprecedented exceptional band broadening is achieved, by constituting a feedback circuit, which is connected between the collector or drain terminal and the base or gate of an active element used for the forward amplifier constituting the amplifier for band broadening, using the series circuit of a resistor and an inductance, so as to provide the broad-band amplifier.例文帳に追加

広帯域化増幅器を提供するために，該広帯域化増幅器を構成する順方向増幅部に用いるアクティブ素子のコレクタあるいはドレイン端子とベースあるいはゲート間に接続するフィードバック回路を抵抗とインダクタンスの直列接続を用いて構成し，従来にない格段の広帯域化を図る。 - 特許庁

The semiconductor chip suitable for manufacturing the semiconductor device includes: first and second transistors which are connected in series each other and turned ON/OFF complementarily each other; and a third transistor which is connected with an output circuit to output a signal to a first external terminal and the first and second transistor in series, with a gate electrode connected to a second external terminal.例文帳に追加

又は、かかる半導体装置の製造に用いるのに好適な半導体チップとして、本発明にかかる半導体チップは、互いに直列に接続され、互いに相補的にオンとオフが切り替わる第１および第２トランジスタを有し、第１外部端子へ信号を出力する出力回路と、前記第１および第２トランジスタと直列に接続され、第２外部端子にゲート電極が接続された第３トランジスタとを有することを特徴とする。 - 特許庁

Otherwise, the semiconductor chip suitable to be used for manufacturing the semiconductor device includes: an output circuit which has first and second transistors connected to each other in series and switched ON and OFF respectively complementarily and outputs a signal to a first external terminal; and a third transistor which is connected to the first and second transistor in series and in which a gate electrode is connected to a second external terminal.例文帳に追加

又は、かかる半導体装置の製造に用いるのに好適な半導体チップとして、本発明にかかる半導体チップは、互いに直列に接続され、互いに相補的にオンとオフが切り替わる第１および第２トランジスタを有し、第１外部端子へ信号を出力する出力回路と、前記第１および第２トランジスタと直列に接続され、第２外部端子にゲート電極が接続された第３トランジスタとを有することを特徴とする。 - 特許庁