「Gate terminal」に関連した英語例文の一覧と使い方(25ページ目) - Weblio英語例文検索

Furthermore, even if the voltage of the output terminal is almost zero, the gate voltage of the transistor 9 is not zero, voltage between the drain and source of the transistor 6 is secured to enable saturation operation, and a filter operation is therefore becomes possible, even when the voltage of the output terminal is zero.例文帳に追加

さらに出力端子の電圧がほぼ０のときでも，トランジスタ９のゲート電圧は０では無く，トランジスタ６のドレインソース間電圧が確保され飽和動作させることが出来るので，出力端子の電圧が０の場合でもフィルタ動作が可能となる。 - 特許庁

The source terminal of the N-type MOS transistor 160 is connected to the ground potential level; a set signal is supplied to the gate terminal in a pixel unit only for the flip-flop FF corresponding to the pixel for writing and this set signal brings the node 1 into the ground potential level.例文帳に追加

Ｎ型ＭＯＳトランジスタ１６０のソース端子は接地電位レベルに接続され、ゲート端子には書き込み対象の画素に対応するフリップフロップＦＦにのみ、画素単位でセット信号が供給され、このセット信号によりノードＮ１は接地電位レベルとされる。 - 特許庁

Thus, the gate switch 29 can deteriorate the C/N ratio (carrier to noise ratio) of the CATV high frequency signal receptible by a subscriber terminal so that the subscriber terminal cannot accurately extract the CATV high frequency signal sent by a center apparatus 2.例文帳に追加

これにより、加入者端末装置で受信可能なＣＡＴＶ高周波信号のＣ／Ｎ比（キャリア対ノイズ比）を悪化させることができ、加入者端末装置はセンタ装置２が送信したＣＡＴＶ高周波信号を正確に抽出することができなくなる。 - 特許庁

A diode 14 is connected between primary winding 11 and a switching element 15 and between a first terminal 12a of secondary winding 12 and a gate of a voltage controlled type transistor 50, a resistor 18, a diode 19, a diode 20 and a resistor 22 are connected in series in this order from a side of the first terminal 12a.例文帳に追加

一次巻線11とスイッチング素子15との間にダイオード14が接続され、二次巻線12の第１端子12ａと電圧制御型トランジスタ50のゲートとの間に、抵抗18、ダイオード19、ダイオード20及び抵抗22が第１端子12ａ側からその順で直列に接続されている。 - 特許庁

Each pixel PX includes a first power supply terminal, a second power supply terminal, a display element, a driving transistor DR, and a holding capacitance C including a first electrode connected to the gate of the driving transistor and a second electrode superposed on the first electrode through a gap.例文帳に追加

各画素ＰＸは、第１電源端子と、第２電源端子と、表示素子と、駆動トランジスタＤＲと、駆動トランジスタのゲートに接続された第１電極及び第１電極に隙間を置いて重ねられた第２電極を含んだ保持容量Ｃと、を有している。 - 特許庁

A light emitting device has a control transistor which is connected to a monitoring element, and an inverter an output terminal of which is connected to a gate electrode of the control transistor and an input terminal of which is connected to one electrode of the control transistor and the monitoring element.例文帳に追加

本発明は、モニター用素子に接続された制御用トランジスタと、制御用トランジスタのゲート電極に出力端子が接続され、かつ制御用トランジスタの一方の電極及びモニター用素子に入力端子が接続されたインバーターを有する発光装置である。 - 特許庁

The respective bits bi of digital data for capacitance control are supplied to the gate of the MOS-FET (Qi) and the inverter Ai in each of the serial circuits, and the capacitance changing corresponding to the value of the digital data is obtained between the first terminal T1 and the second terminal T0.例文帳に追加

容量制御用のデジタルデータの各ビットｂiが、直列回路のそれぞれにおけるＭＯＳ−ＦＥＴ（Ｑi）のゲートおよびインバータＡiに供給され、第１の端子Ｔ1と、第２の端子Ｔ0との間に、デジタルデータの値に対応して変化する容量を得る。 - 特許庁

Further, one of the terminals of holding capacitance C_S arranged in parallel to liquid crystal capacitance C_LC is connected to the source or drain terminal of the CMOS transmission gate TG, and the other terminal of the holding capacitance C_S is connected to the scanning line Y_n-1 of the next pixel.例文帳に追加

さらに、液晶容量Ｃ_ＬＣと並列に配置された保持容量Ｃ_ｓの一方の端子を、ＣＭＯＳトランスミッションゲートＴＧのソースまたはドレイン端子に接続し、保持容量Ｃ_ｓの他方の端子を、隣の画素の走査線Ｙ_ｎ−１に接続した。 - 特許庁

A row address is supplied to the data input terminal if a row address register 11 via a buffer gate, and the output of the row address register 11 is supplied to the data input terminal of a word decoder 17A via a complementary signal generation circuit 15 and a predecoder 16.例文帳に追加

一方では、行アドレスがバッファゲートを介して行アドレスレジスタ１１のデータ入力端に供給され、行アドレスレジスタ１１の出力が相補信号生成回路１５及びプリデコーダ１６を介してワードデコーダ１７Ａのデータ入力端に供給される。 - 特許庁

Furthermore, a communication line 11, connecting the respective arrays is equipped with gate circuits 7-1 to 7-3 and is enabled to give array addresses in the order starting from the terminal control part closest to the main control part, by turning on and off signal transmission to following terminal control part arrays.例文帳に追加

さらに、それぞれの列の間を接続する通信線１１にはゲート回路７−１〜７−３を具えており、後続する端末制御部列への信号伝送をオンオフするようにして、主制御部１に近い列順に列アドレスを付与できるようにする。 - 特許庁

A semiconductor device having a switching circuit including an FET provided on a semiconductor layer on an insulating layer comprises: a first gate electrode and a second gate electrode provided in juxtaposition in a direction toward a drain region from a source region between the source region and the drain region of the FET; and a control terminal electrically connected to the intermediate region between the first gate electrode and the second gate electrode.例文帳に追加

実施形態に係る半導体装置は、絶縁膜の上の半導体層に設けられたＦＥＴを含むスイッチ回路を有する半導体装置であって、前記ＦＥＴのソース領域とドレイン領域との間に、前記ソース領域から前記ドレイン領域に向かう方向に並んで設けられた第１のゲート電極および第２のゲート電極と、前記第１のゲート電極と前記第２のゲート電極との間の中間領域に電気的に接続された制御端子と、を備える。 - 特許庁

After the user P passes through the gate 10, in an area B, the identification information is read from the wireless terminal 40, and on condition that the identification information read matches the identification information stored in the server 30, the update ticket examination information corresponding to the identification information is written to the wireless terminal 40 to update the ticket examination information in the wireless terminal 40.例文帳に追加

利用者Ｐがゲート１０を通過した後、エリアＢにおいて無線端末４０から識別情報を読み取り、読み取った識別情報がサーバ３０に記憶されている識別情報と一致すれば、当該識別情報に対応する更新改札情報を無線端末４０に書き込んで、無線端末４０の改札情報を更新する。 - 特許庁

Buffer circuits Q11, Q13 output signals in a semiconductor integrated circuit including a 1st transistor Q11 of which the source and drain are connected to a 1st power supply VSS and an output terminal OUT, respectively, and the gate is connected to an input terminal IN for an internal signal of a semiconductor to the outside of the semiconductor integrated circuit through the output terminal OUT.例文帳に追加

バッファ回路Ｑ１１，Ｑ１３は、第１の電源ＶＳＳと出力端子ＯＵＴに各々ソースとドレインが接続され、ゲートが半導体の内部信号の入力端子ＩＮに接続された第１のトランジスタＱ１１を含む半導体集積回路内の信号を半導体集積回路外に力端子ＯＵＴを介して出力する。 - 特許庁

The bidirectional unit shift register is equipped with: a transistor Q1 between a clock terminal CK and an output terminal OUT; a transistor Q2 for discharging the output terminal OUT; and transistors Q3, Q4 for respectively supplying first and second voltage signals Vn, Vr complementary to each other to a first node which is a gate node of the transistor Q1.例文帳に追加

双方向単位シフトレジスタは、クロック端子ＣＫと出力端子ＯＵＴとの間のトランジスタＱ１と、出力端子ＯＵＴを放電するトランジスタＱ２と、トランジスタＱ１のゲートノードである第１ノードに対し互いに相補な第１および第２電圧信号Ｖｎ、Ｖｒをそれぞれ供給するトランジスタＱ３，Ｑ４とを備える。 - 特許庁

When power is supplied to a heater 2, and an Hi signal is output from an output terminal Out, a CPU 1 decides that the voltage of an input terminal In is turned to a negative voltage, and outputs an Lo signal from the output terminal Out, and a negative pulse is input from a differential circuit 5 to a gate electrode G of a triac 3, and the triac 3 is turned on.例文帳に追加

ヒータ２への通電時、出力端子ＯｕｔからＨｉ信号を出力している場合、ＣＰＵ１は、入力端子Ｉｎの電圧が負電圧になったと判定したとき、出力端子ＯｕｔからＬｏ信号を出力するので、微分回路５から負パルスがトライアック３のゲート電極Ｇに入力され、トライアック３がオンする。 - 特許庁

A chopper comparator disclosed herein is provided with a transmission gate TG 4 for setting an input voltage of the chopper comparator, that is, a voltage at an input terminal of a first capacitor C1 to an initial voltage of 0.5 Vdd.例文帳に追加

チョッパ型コンパレータの入力電圧、即ち、第１のキャパシタＣ１の入力端子の電圧を０．５Ｖｄｄという初期電圧に設定するためのトランスミッションゲートＴＧ４を設けた。 - 特許庁

In the device for driving current, a bias voltage generating part 102 outputs a bias voltage Vbias having a voltage value corresponding to the current value of a reference current Iref given to an input terminal 101 to a gate line G103.例文帳に追加

バイアス電圧生成部１０２は、入力端子１０１に与えられた基準電流Ｉｒｅｆの電流値に応じた電圧値を有するバイアス電圧Ｖｂｉａｓをゲート線Ｇ１０３に出力する。 - 特許庁

A single ferrite core 10, provided with three terminal insertion holes 16, 17 and 18 into which the respective terminals 13, 14 and 15 of the gate, the drain and the source of a MOSFET 4 are inserted, is attached to the MOSFET.例文帳に追加

ＭＯＳＦＥＴ４のゲート、ドレイン、ソースの各端子１３、１４、１５が挿通される３つの端子挿通孔１６、１７、１８を有する単一のフェライトコア１０をＭＯＳＦＥＴに装着する。 - 特許庁

Output of a gate ground circuit 101 is cascaded to input of a source follower circuit 102, and a level shift circuit 103 and a source follower load resistor 104 are connected to a source terminal of the source follower circuit 102.例文帳に追加

ゲート接地回路１０１の出力をソースフォロア回路１０２の入力にカスケード接続し、ソースフォロア回路１０２のソース端子には、レベルシフト回路１０３とソースフォロア負荷抵抗１０４を接続する。 - 特許庁

The deterioration of the transistor can be suppressed by making the absolute value of the potential difference between the gate of the transistor and the second terminal lower in the image retention period than in the image formation period.例文帳に追加

そして、画像形成期間よりも画像保持期間において、トランジスタのゲートと第２の端子との間の電位差の絶対値を小さくすることによって、トランジスタの劣化を抑制することができる。 - 特許庁

An optical terminating device (OLT) 10 at a center side transmits a Discovery Gate message that is a registration inquiry message to optical terminal devices (ONU) 18-1 to 18n at a user side.例文帳に追加

センター側の光終端装置（ＯＬＴ）１０は、ユーザ側の光終端装置（ＯＮＵ）１８−１〜１８−ｎに登録問合せメッセージであるＤｉｓｃｏｖｅｒｙ Ｇａｔｅメッセージを送信する。 - 特許庁

A temperature detection circuit 14 gives a set signal to a set terminal of a latch circuit 15 when the temperature of an IGBT (Insulated Gate Bipolar Transistor) 13 is above a predetermined value, and the latch circuit 15 gives a cut-off signal to a cut-off circuit 12b.例文帳に追加

温度検出回路１４はＩＧＢＴ１３の温度が所定以上になるとラッチ回路１５のセット端子にセット信号を与え、ラッチ回路１５は遮断回路１２ｂに遮断信号を与える。 - 特許庁

When the memory cell is selected, a selection signal SEL for setting the first additional FET in an ON state is supplied to the gate terminal of the first additional FET/N1 through a selection signal supply line L1.例文帳に追加

メモリセルの選択時に、第１の追加ＦＥＴをオン状態とする選択信号ＳＥＬを、選択信号供給線Ｌ１によって第１の追加ＦＥＴ・Ｎ１のゲート端子に供給する。 - 特許庁

A second power supply VDD 2 outputs a programming voltage Vpp to a node Nvs, an output terminal RCB goes to a level Vpp, and the insulation of a transistor 5 with a thin-gate insulation film is destroyed.例文帳に追加

節点Ｎｖｓには第２の電源ＶＤＤ２からプログラミング電圧Ｖｐｐが出力され、出力端子ＲＣＢがＶｐｐのレベルになり、薄いゲート絶縁膜を有するトランジスタ５が絶縁破壊される。 - 特許庁

A gate terminal G3 is controlled by the signal of the same phase as an input/output mode switching signal CNT outputted from a buffer circuit 5 and in an input mode, the power supply voltage VDD is applied.例文帳に追加

ゲート端子Ｇ３は、バッファ回路５から出力される入出力モード切替信号ＣＮＴと同相の信号により制御され、入力モードの際、電源電圧ＶＤＤが印加される。 - 特許庁

During operation, a microcomputer 110 impresses a control signal to the gate terminal of a Triac 106, and in this time, the control signal is impressed so that the consumed energy of the motor M can be retained below 1,150 W.例文帳に追加

マイコン１１０はこの感知された電力量にしたがって交流電源１０４とモーターＭの間を通電させるトライアック１０６のゲート端子に印加される制御信号を相違にする。 - 特許庁

After a gate trench 21 and a terminal trench 61 are formed, the area where no impurity is doped, in other words a non-doped insulating film, is embedded in each trench.例文帳に追加

本発明の半導体装置の製造方法では，ゲートトレンチ２１および終端トレンチ６１を形成した後，各トレンチに対して不純物がドープされていない，いわゆるノンドープの絶縁膜の埋め込みを行う。 - 特許庁

To provide a user terminal device and a shopping system which can specify a purchase target or a gate to be passed through without a manual operation and can more securely authenticate an identity.例文帳に追加

手操作を伴うことなく、購入対象や通過対象ゲートを特定できるとともに本人認証をより確実に行うことができるユーザ端末装置及びショッピングシステムを提供する。 - 特許庁

A mobile satellite communication system is constituted of a gate way which fetches the information corresponding to a request signal transmitted from a user terminal, a satellite transmitter which transmits the information to a prescribed communication satellite, and moving objects.例文帳に追加

ユーザ端末から送信されたリクエスト信号に対応する情報を取り出すゲートウェイと、その情報を所定の通信衛星に送信する衛星送信装置と、移動体により構成される。 - 特許庁

Each array is provided with transfer gates 91-96 that are switched on/off with the output of a linear control circuit and a test signal TEST so as to monitor the gate level of each FET switch from a monitor terminal MO.例文帳に追加

リニア制御回路の出力とテスト信号ＴＥＳＴでオンオフされるトランスファーゲート９１〜９６を各アレイに設け、モニター端子ＭＯからＦＥＴスイッチのゲート電位をモニターできるようにする。 - 特許庁

The MOS transistor 16 functions as a gate-controlled lateral transistor and is turned ON sooner than a large protective bipolar transistor provided between the input terminal and the grounding wiring.例文帳に追加

このＭＯＳ型トランジスタは、ゲート制御型ラテラルトランジスタとして機能し、入力端子とグランド配線との間に設けられる大型の保護用バイポーラトランジスタよりもより早く導通する機能を有する。 - 特許庁

Then the gate voltage generation part 41b sets the voltage V1 to driving voltage based on the offset voltage by changing voltage Vref supplied to a terminal coupled with the node N1 through a capacitor.例文帳に追加

それとともに、ゲート電圧生成部４１ｂは、ノードＮ1と容量結合した端子に供給される電圧Ｖrefを変化させることにより、電圧Ｖ1をオフセット電圧を基準にした駆動電圧に設定する。 - 特許庁

In the Pch MOS transistor PMT1, a source is connected with a high-potential side power supply Vdd, a gate is connected with the source, and a drain is connected with the side of the imaging section 40 (internal circuit) and the input terminal.例文帳に追加

Ｐｃｈ ＭＯＳトランジスタＰＭＴ１は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがソースに接続され、ドレインが撮像部４０側（内部回路）と入力端子に接続される。 - 特許庁

A gate line drive signal G outputted by a unit shift register SR is activated by supplying a clock signal CLKGi to a first output terminal OUT through a transistor Q1.例文帳に追加

単位シフトレジスタＳＲが出力するゲート線駆動信号Ｇは、第１出力端子ＯＵＴにトランジスタＱ１を通してクロック信号ＣＬＫＧｉを供給されることにより活性化される。 - 特許庁

A transistor QNd is turned on, applied with gate voltage V_DD2 from the front stage circuit 24b to output a current responsive to the voltage V_LOW and Vgs=V_DD2-V_LOW to the output terminal Vout.例文帳に追加

また、トランジスタＱNdは前段回路２４ｂからゲート電圧Ｖ_ＤＤ２を印加されてオンし、出力端子Ｖoutに電圧Ｖ_ＬＯＷ、かつＶgs＝Ｖ_ＤＤ２−Ｖ_ＬＯＷに応じた電流を出力する。 - 特許庁

A switched capacitor SWC1 comprising a capacitor C3 and a switch element SW1 is interposed between the gate terminal of a transistor M1 comprising an NMOSFET as an amplifying element, and a ground potential.例文帳に追加

容量素子Ｃ３とスイッチ素子ＳＷ１とからなるスイッチトキャパシタＳＷＣ１は、増幅素子としてのＮＭＯＳＦＥＴからなるトランジスタＭ１のゲート端子と接地電位との間に介在している。 - 特許庁

In this way, the single ID card 3 functions as an ID card for identification, a gate key for managing access of the person, and an information terminal for receiving and displaying information.例文帳に追加

これにより、ＩＤカード３の１つで、身分を証明するための身分証、個人の入退場を管理するゲートキーおよび情報を受信して表示する情報端末の機能を兼ねることができる。 - 特許庁

The low-frequency oscillation suppression circuit has a desired frequency band as a transmission band, and is connected to a gate terminal of transistors on both sides among the plurality of transistors arranged and formed in parallel.例文帳に追加

低周波発振抑制回路は、所望の周波数帯域を透過帯域として有し、並列に配列形成された複数のトランジスタのうち、両側のトランジスタのゲート端子に接続される。 - 特許庁

A first end of a capacitor C1 for shaping a waveform on the transmission path 27 is connected to a gate terminal of the first transistor T1, and a second end of the capacitor C1 is connected to a clamp circuit 46.例文帳に追加

第１のトランジスタＴ１のゲート端子には、伝送路２７の波形を整形するためのキャパシタＣ１の第１端が接続され、キャパシタＣ１の第２端はクランプ回路４６に接続されている。 - 特許庁

The source of the FT_11 and the gate of the FT_12 are connected to an input terminal IN and the drain of the FT_11 to the drain of the FT_12 and the source of the FT_12 and the substrate 10 to a ground Vss.例文帳に追加

ＦＴ_１１のソース及びＦＴ_１２のゲートを入力端子ＩＮに、ＦＴ_１１のドレインをＦＴ_１２のドレインに、ＦＴ_１２のソース及び基板１０を接地点Ｖ_ＳＳにそれぞれ接続する。 - 特許庁

Furthermore, the TFT substrate 1 has a metal film 3b that is removed from over the gate line terminal 28 and is formed inside a pattern of the transparent conductive film 3a, over the transparent conductive film 3a.例文帳に追加

さらに、ＴＦＴアレイ基板１は、ゲート配線端子２８上では除去され、透明導電膜３ａ上において透明導電膜３ａのパターンの内側に形成された金属膜３ｂを有する。 - 特許庁

Holes 11 are made in the positions of the terminal pads 7, connected to the gate and drain electrodes of the n-type GaN substrate 1, with the depth reaching the i-type GaN layer 2 from the back.例文帳に追加

ｎ型ＧａＮ基板１のゲート及びドレイン電極に接続される各端子パッド７の位置に、裏面から少なくともｉ型ＧａＮ層２に達する深さをもってホール１１を形成する。 - 特許庁

To provide the oscillation circuit, capable of being connected to an LC resonator (crystal-controlled oscillator) with one terminal and outputting rectangular waves so that a CMOS logical gate can receive the waves.例文帳に追加

ＬＣ共振器（水晶振動子）に対して１端子で接続可能であり、ＣＭＯＳ論理ゲートで受けられるように矩形波を出力することができる発振回路を提供することを課題とする。 - 特許庁

The source of the second transistor 5 consisting of the drain of the first transistor 3 and the DMOSFET is connected with the gate of the second transistor 5, and its connection is connected to an input terminal of a buffer amplifier 6.例文帳に追加

第１トランジスタ３のドレインとＤＭＯＳＦＥＴからなる第２トランジスタ５のソースと第２トランジスタ５のゲートとが接続され、その結線がバッファアンプ６の入力端子に接続されている。 - 特許庁

The clock pulse CKP is applied to a gate terminal of a transistor to which the voltage of the intermediate level between power source voltage Vcc and ground voltage GND is applied in normal mode, thereby performing the stress-applied test.例文帳に追加

このクロックパルスＣＫＰをノーマルモード時に電源電圧Ｖｃｃと接地電圧ＧＮＤとの中間レベルの電圧が印加されるトランジスタのゲート端子に印加することによってストレス印加テストを行う。 - 特許庁