「Gate terminal」に関連した英語例文の一覧と使い方(23ページ目) - Weblio英語例文検索

Only when the absolute value of a voltage value applied to a developing roller 4 becomes larger than the absolute value of a voltage value applied to an output terminal A, is a voltage applied to the gate terminal of an FET-2 as a switching element from a control unit 30C.例文帳に追加

現像ローラ４に印加される電圧値の絶対値が出力端子Ａに印加される電圧値の絶対値よりも大きくなったときだけ、制御部３０Ｃから、スイッチング素子としてのＦＥＴ−２のゲート端子に電圧が印加する。 - 特許庁

The electronic device is provided with at least one three-terminal transistor having at least two gate pads 32 that can be selectively operated, and at least one source pad 34 arranged between the two gate pads; and at least one lead frame 20 having at least one source connection area 22 for connecting a source from the source pad, and at least one gate connection area 24 for connecting the operable gate pad.例文帳に追加

選択的に動作可能な少なくとも２つのゲートパッド３２、および、該２つのゲートパッドの間に配置された少なくとも１つのソースパッド３４を有する少なくとも１つの三端子トランジスタと、前記ソースパッドからのソースを接続するための少なくとも１つのソース接続領域２２、および、前記動作可能なゲートパッドを接続するための少なくとも１つのゲート接続領域２４を有する少なくとも１つのリードフレーム２０とを備えるように構成する。 - 特許庁

The institution position information acquisition means performs a communication between the communication terminal devices (ticket gate gating device) 70 installed in the institution which the user of the mobile communication terminal 10 can pass or stay, and thereby acquires the institution location information which can specify the position of the institution from the communication terminal device 70.例文帳に追加

施設位置情報取得手段は、移動体通信端末１０の利用者の通過又は滞在が可能な施設に設置された通信端末装置（改札ゲート装置）７０との間で通信を行うことにより、その通信端末装置７０から施設の位置を特定可能な施設位置情報を取得する。 - 特許庁

An input cut function gets effective to block the input signal from the signal terminal 4a, when the control signal is an L-level, and the input signal from the signal terminal 4a is supplied to an input buffer 21a connected to an output terminal of the NAND gate 17, when the control signal is an H-level.例文帳に追加

この制御信号がＬレベルであれば、信号端子４ａからの入力信号を遮断する入力カット機能が有効となり、Ｈレベルであれば、信号端子４ａからの入力信号がＮＡＮＤゲート１７の出力端子に接続されている入力バッファ２１ａに供給される。 - 特許庁

When the portable terminal 50 for storing the merchandise information is placed on the receiving part of a cashier gate 2, a fare adjusting device 20 communicates with the portable terminal 50, and the choices of a method for transferring the merchandise M to the purchaser are decided based on the inventory information of the merchandise M of the merchandise information stored in the portable terminal 50.例文帳に追加

商品情報を記憶した携帯端末５０がキャッシャーゲート２の受け部に載置されると、精算装置２０と携帯端末５０が通信し、携帯端末５０に記憶されている商品情報の商品Ｍの在庫情報に基づいて商品Ｍを購入者へ渡す方法の選択肢を定める。 - 特許庁

And when no output terminal at the low hierarchy is judged to be connected with the high hierarchy, an information part describing the output terminal is deleted, an information part describing the elements at the low hierarchy which is connected with the output terminal is deleted and the gate level net list regarding the integrated circuit is created.例文帳に追加

そして、下位階層の出力端子が上位階層に接続されていないと判断した場合には、その出力端子を記述した情報部分を削除するとともに、その出力端子に接続されている下位階層の要素を記述した情報部分を削除して、集積回路に関するゲートレベルネットリストを作成する。 - 特許庁

Control circuits 11-13 for detecting the short circuit current of a DC power supply E flowing through transistors Tr1-6 and interrupting a control signal being inputted to VinU terminal, VinV terminal and VinW terminal are connected with the transistors Tr1-3 having capacitors C1-C3 connected between the gate and emitter.例文帳に追加

トランジスタＴｒ１〜６に流れる直流電源Ｅの短絡電流を検出して、ＶｉｎＵ端子、ＶｉｎＶ端子、ＶｉｎＷ端子に入力される制御信号の出力を遮断する制御回路１１〜１３を、ゲート−エミッタ間にコンデンサＣ１〜Ｃ３を接続したトランジスタＴｒ１〜３に接続する。 - 特許庁

The level conversion circuit includes: a first transistor Q4A which is connected between an output terminal OUT and a low side power supply node S3 and whose gate is connected through a first capacitive element C1A to an input terminal IN; and a first current drive element I1A connected between the output terminal OUT and a high side power supply node S4.例文帳に追加

レベル変換回路は、出力端子ＯＵＴとロー側電源ノードＳ３との間に接続し、ゲートが第１容量素子Ｃ１Ａを介して入力端子ＩＮに接続した第１トランジスタＱ４Ａと、出力端子ＯＵＴとハイ側電源ノードＳ４との間に接続する第１電流駆動素子Ｉ１Ａとを備える。 - 特許庁

If a voltage corresponding to the lock current is a specified value or more, and when the voltage is applied to the base terminal of the transistor 44, continuity is produced across a collector and an emitter terminals; and a current flowing through a gate of a MOSFET 24 is grounded via the collector terminal and the emitter terminal of the transistor 44.例文帳に追加

したがって、ロック電流に対応する電圧が特定値以上であれば、この電圧がトランジスタ４４のベース端子に印加されることで、コレクタ端子とエミッタ端子との間が導通し、ＭＯＳＦＥＴ２４のゲートに流れていた電流がトランジスタ４４のコレクタ端子及びエミッタ端子を介してアースされる。 - 特許庁

An input signal S for selection of a vector table, which signal is inputted to the terminal 11 of an input terminal part 1 during a resetting period, is inputted to a latch circuit 3 via an AND gate 21 included in a terminal function switching circuit 2 and is taken into the latch circuit 3 at the timing of canceling resetting, to hold a non-resetting period.例文帳に追加

リセット期間中に入力端子部１の端子１１に入力されるベクタテーブル選択用の入力信号Ｓを端子機能切り替え回路２に含まれるＡＮＤゲート２１を介してラッチ回路３に入力してリセット解除のタイミングでラッチ回路３に取り込み、非リセットの期間保持する。 - 特許庁

A gate electrode of an FET 1 (4) is connected to the control terminal CTL respectively via a resistor Ra (Rh), a drain electrode of an FET 2 (3) is connected to the control terminal CTL respectively via a resistor Rd (Re), and the single control terminal controls the four FETs.例文帳に追加

ＦＥＴ１およびＦＥＴ４の各ゲート電極はそれぞれ抵抗Ｒａ、Ｒｈを介して制御端子ＣＴＬに接続し、ＦＥＴ２およびＦＥＴ３の各ドレイン電極はそれぞれ抵抗Ｒｄ、Ｒｅを介して制御端子ＣＴＬに接続し、１つの制御端子ＣＴＬで４つのＦＥＴの制御する。 - 特許庁

Since an ON-OFF control signal is in a low state at this time, a low signal is sent out to a gate terminal G of a latch circuit 15 from a control part 14 via a buffer 17, therefore, the test signal sent out to the input terminal D via a buffer 9 is sent out to the control part 14 from an output terminal Q.例文帳に追加

このとき、ＯＮ／ＯＦＦ制御信号がＬｏｗの状態であるので、ラッチ回路１５のゲート端子ＧにＬｏｗの信号がバッファ１７を介して制御部１４より送出されるため、バッファ９を介して入力端子Ｄに送出されるテスト信号が出力端子Ｑより制御部１４に送出される。 - 特許庁

Furthermore, control circuits 14-16 for detecting the short circuit current of the DC power supply E and interrupting a control signal being inputted to VinX terminal, VinY terminal and VinZ terminal are connected with the transistors Tr4-6 having series circuits of capacitors C4-C6 and resistors R1-R3 connected between the gate and emitter.例文帳に追加

また、直流電源Ｅの短絡電流を検出して、ＶｉｎＸ端子、ＶｉｎＹ端子、ＶｉｎＺ端子に入力される制御信号の出力を遮断する制御回路１４〜１６を、ゲート−エミッタ間にコンデンサＣ４〜Ｃ６、抵抗Ｒ１〜Ｒ３からなる直列回路を接続したトランジスタＴｒ４〜６に接続する。 - 特許庁

That is, the first series circuit is configured with a series connection of: the principal transistor M1 whose gate terminal is used for an input terminal of the amplifier circuit 100; a first feeding transistor M2 connected between a source terminal of the principal transistor M1 and the DC power supply; and a first load M3 connected between a drain terminal of the principal transistor M1 and ground.例文帳に追加

即ち、この第１直列回路は、ゲート端子を当該増幅回路１００の入力端子とする主要トランジスタＭ１と、この主要トランジスタＭ１のソース端子と直流電源との間に接続された第１給電トランジスタＭ２と、主要トランジスタＭ１のドレイン端子とアースとの間に接続された第１負荷Ｍ３との直列接続によって構成されている。 - 特許庁

A voltage control circuit comprises a capacity dividing circuit generating a second potential in a second terminal by capacity-dividing a first potential received by a first terminal and an NMOS transistor provided between the first terminal and the second terminal and providing the upper limit at the second potential when the first potential is raised by operation in which a source potential is lower always than a gate potential by a threshold value.例文帳に追加

電圧制御回路は、第１の端子に受け取る第１の電位を容量分割することにより第２の端子に第２の電位を生成する容量分割回路と、第１の端子と第２の端子との間に設けられソース電位がゲート電位より常に閾値分低い作用により第１の電位が上昇する際に第２の電位に上限を設けるＮＭＯＳトランジスタを含む。 - 特許庁

A constant voltage circuit 40 includes a differential amplification part 41 having a first input terminal 44 to which a predetermined voltage is applied and a second input terminal connected to an output terminal 46, and a source-grounded amplifier 42 having a transistor T46 whose source is ground, whose drain is connected to the output terminal 46, and to whose gate output of the differential amplification part 41 is applied.例文帳に追加

定電圧回路４０は、所定の電圧が印加される第１の入力端子４４と、出力端子４６に接続された第２の入力端子とを備えた差動増幅部４１と、ソースが接地され、ドレインが出力端子４６に接続され、ゲートに差動増幅部４１の出力が与えられるトランジスタＴ46を備えたソース接地型増幅器４２とを有する。 - 特許庁

After the gate voltage of a transistor Q1 is controlled so as to limit the drain current to about 0.9 A or smaller for a predetermined time, starting from the time point that the output voltage of the output control terminal OP becomes the ON control voltage, the gate voltage which becomes a state where the transistor Q1 completely becomes ON, is held.例文帳に追加

出力制御端子ＯＰの出力電圧がＯＮ制御電圧になった時点から一定時間、約０．９Ａ以下にドレイン電流を制限する如くトランジスタＱ１のゲート電圧が制御された後、トランジスタＱ１が完全にＯＮ状態になるゲート電圧が保持される。 - 特許庁

When an output waveform is dropped during the address electrical discharge, an NMOS 21 of a buffer circuit 20 is turned on to suppress a low voltage (VDL) from a low voltage power supply terminal VDL due to a back gate effect, and a signal at a potential lower than the VDL is inputted to a gate of an IGBT 13.例文帳に追加

アドレス放電時の出力波形の立ち下がり時には、バッファ回路２０のＮＭＯＳ２１がオンすることで、低電圧電源端子ＶＤＬからの低電圧（ＶＤＬ）はバックゲート効果により抑制され、ＩＧＢＴ１３のゲートには、ＶＤＬよりも低い電位の信号が入力される。 - 特許庁

In a display device, a reset TFT element 13 is connected to the gate terminal of a TFT 12 for driving an organic EL element EL4 and the electricity conducting timing of the TFT element 13 is controlled by the electric potential of the capacitor C5 connected to the gate of the TFT element 13.例文帳に追加

有機ＥＬ素子ＥＬ４を駆動するＴＦＴ素子Ｔ１２のゲート端子にリセット用のＴＦＴ素子Ｔ１３を接続させ、そのＴＦＴ素子Ｔ１３の導通タイミングを、ＴＦＴ素子Ｔ１３のゲート端子に接続されたコンデンサＣ５の電位により制御する。 - 特許庁

In the semiconductor device, a switch NMOS transistor NM2 has its drain and source connected between the gate and source of the output NMOS transistor NM1 supplying an output current to a load 12, and also has its gate connected to an internal ground wire line GW connected to a ground terminal GND.例文帳に追加

スイッチ用のＮＭＯＳトランジスタＮＭ２は、負荷１２に出力電流を供給する出力用のＮＭＯＳトランジスタＮＭ１のゲートおよびソース間にそれぞれドレインおよびソースを接続すると共に、接地端子ＧＮＤに接続される内部接地配線ＧＷにゲートを接続する。 - 特許庁

The bidirectional switch includes: a main switch which is a bidirectional switch; a means for controlling a gate-source voltage of the main switch based on a drain voltage and a source voltage of the main switch; and a switch driver for applying a voltage to a gate terminal of the main switch via the control means.例文帳に追加

双方向スイッチであるメインスイッチと、上記メインスイッチのゲート-ソース間電圧を、上記メインスイッチのドレイン電圧、ソース電圧に基づいて制御する手段と、上記制御手段を介して上記メインスイッチのゲート端子に電圧を印加するスイッチドライバとを備えている双方向スイッチを構成する。 - 特許庁

An automatic ticket gate 1 that is one kind of gate devices obtains passage determination information recorded on a human body communication terminal 15 through the body of a passenger who is in contact with a human body communication pad 5A, and determines the passage propriety of the passenger based on the passage determination information.例文帳に追加

ゲート装置の一種である自動改札機１は、人体通信パッド５Ａに接触している通行者の人体を介して、人体通信端末１５に記録された通行判定情報を取得し、その通行判定情報に基づいて、通行者の通行可否を判定する。 - 特許庁

In the inverter circuit comprising seven Tr's and three C's, capacitive elements C_1, C_3 are connected between a gate and a source of transistors Tr_5, Tr_2 on a side of a high voltage line L_H, and capacitive elements C_1, C_2 are connected between the gate of the transistor Tr_5 and an input terminal IN in series.例文帳に追加

７Ｔｒ３Ｃで構成されるインバータ回路において、高電圧線Ｌ_H側のトランジスタＴｒ_5，Ｔｒ_2のゲート−ソース間に容量素子Ｃ_1，Ｃ_3が接続され、トランジスタＴｒ_5のゲートと入力端子ＩＮとの間に容量素子Ｃ_1，Ｃ_2が直列挿入されている。 - 特許庁

A logic gate cell includes a special terminal structure and then when logic gate cells are arranged at specified near positions, a wiring connection is made using only first and second metal wiring layers to increase wiring re sources of an upper layer, thereby reducing the layout area.例文帳に追加

論理ゲートセルの端子構造を特別なものとし、論理ゲートセル同士を特定の近接位置に配置したときに、第一および第二の金属配線層のみで配線接続を完結することにより、上層の配線資源を増加させることでレイアウト面積を削減する。 - 特許庁

A double-input AND gate g104 controlled by a scan enable signal wire n103, for performing a role of interrupting transition of an output signal of g101 is inserted between an output terminal Q of a scan flip-flop g101 with an input switching gate and a logic output signal wire n102.例文帳に追加

入力切替ゲート付きスキャンフリップフロップｇ１０１の出力端子Ｑとロジック出力信号線ｎ１０２の間に、スキャンイネーブル信号線ｎ１０３によって制御され、ｇ１０１の出力信号の遷移を遮断する役割を果たす２入力ＡＮＤゲートｇ１０４が挿入されている。 - 特許庁

A switch S5 is turned off via a switch S4 and an OR gate circuit, the potential at a point SS rises, the output of a comparator C4 becomes "1", the output of a NAND gate circuit becomes "0"; and a movable contact K1 is switched to the side of a second fixing terminal (b) for returning to normal control.例文帳に追加

スイッチＳ４、ＯＲゲート回路を介して、スイッチＳ５がオフ状態となり、点ＳＳの電位が上昇し、コンパレータＣ４の出力は“１”となり、ＮＡＮＤゲート回路の出力は“０”となり、可動接点Ｋ１が第２の固定端子ｂ側に切り替えられ、通常制御に戻る。 - 特許庁

When setting a switching signal VPT at L and VPTN at H, each drain of transistors Q1, Q3 is connected, each drain of transistors Q2, Q4 is connected, a gate of the transistor Q1 is connected to an output terminal 14, and the voltage VIN is applied to a gate of the transistor Q2.例文帳に追加

切替信号ＶＰＴをＬ、ＶＰＴＮをＨに設定すると、トランジスタＱ１とＱ３のドレイン同士、トランジスタＱ２とＱ４のドレイン同士が接続され、トランジスタＱ１のゲートが出力端子１４に接続され、トランジスタＱ２のゲートに電圧ＶINが印加される。 - 特許庁

When the IGBTs of the IGBT modules 22 are connected to the IGBTs of the IGBT modules 21, respectively, the gate and the emitter of the IGBT of each IGBT module 22 are connected to the gate signal generating circuit in the auxiliary connecting terminal section 15 of an auxiliary printed board 14.例文帳に追加

各ＩＧＢＴモジュール２１のＩＧＢＴそれぞれに各ＩＧＢＴモジュール２２のＩＧＢＴを並列接続する際には、補助プリント基板１４の補助接続用端子部１５において、各ＩＧＢＴモジュール２２のＩＧＢＴのゲート、エミッタがゲート信号発生回路に接続される。 - 特許庁

A resistance value of this resistance 209 is set so as to satisfy a condition of being larger by about 10 times or more than a resistance value up to an external terminal 206 of the gate electrode from the gate electrode 205, and smaller in characteristic time than an inverse number of a driving speed.例文帳に追加

また、この抵抗体２０９の抵抗値を、ゲート電極２０５からゲート電極の外部端子２０６までの抵抗値よりも約１０倍以上大きく、かつ、特性時間が駆動しようとする速度の逆数よりも小さい条件を満足するように設定した。 - 特許庁

The prescribed voltage Vg, Vd are applied to a gate and a drain respectively, in a state in which a source and a substrate are kept at a ground potential, the prescribed voltage Vd or Vg is applied to a terminal of either of the gate or the drain, and the voltage Vd or Vg is applied to the other end varying by two stages or more.例文帳に追加

ゲート及びドレインに所定の電圧(Vg、Vd)を印加し、ソース及び基板を接地電位に維持させた状態で、ゲートまたはドレインのいずれか一方の端子に所定の電圧(VgまたはVd)を印加し、他方の端子に電圧(VdまたはVg)を２段階以上に変化させて印加する。 - 特許庁

In this amplifier, an emitter of a bipolar transistor Q1, a gate and drain of an NMOS transistor Q2, and a gate of an NMOS transistor Q3 are connected, and a source of Q2 and a source of Q3 are connected to a grounding terminal 3, and a current mirror circuit is formed of Q2 and Q3.例文帳に追加

増幅器において、バイポーラトランジスタＱ１のエミッタと、ＮＭＯＳトランジスタＱ２のゲートおよびドレインと、ＮＭＯＳトランジスタＱ３のゲートとが接続され、Ｑ２のソースとＱ３のソースとが接地端子３に接続され、Ｑ２とＱ３とでカレントミラー回路が構成される。 - 特許庁

To provide a bidirectional switch including a means for controlling a gate-source voltage of the bidirectional switch based on a drain voltage or a drain-source voltage in the bidirectional switch, and a switch driver for applying a voltage to a gate terminal of the switch via the control means.例文帳に追加

双方向スイッチにおいて、ドレイン電圧またはドレイン-ソース間電圧に基づいて、上記スイッチのゲート-ソース間電圧を制御する手段と、上記制御手段を介して、上記スイッチのゲート端子に電圧を印加するスイッチドライバとを備えている双方向スイッチを提供する。 - 特許庁

To provide a communication terminal interconnecting device that minimizes remodeling of the whole PSTN, can be introduced while avoiding interruption of services, and enables secure VoIP communication between gate devices and interconnection between a gate device and a telephone.例文帳に追加

ＰＳＴＮ全体の改造を最小限に抑え、サービスの中断を回避しながらしながら導入することができ、かつ、セキュアなゲート装置間のＶｏＩＰ通信ならびにゲート装置及び電話間の相互接続を可能とする通信端末間相互接続装置を提供する。 - 特許庁

Inside the rear gate 1 made of resin, an AM/FM antenna 7 is arranged at a position that is offset with respect to the negative potential terminal side of a defogger 3, and at a position, that is separated from the wiring route of the feed line in the defogger 3 with a center line, that is extended in the vertical direction of the rear gate 1 as a reference.例文帳に追加

樹脂製のリアゲート１の内部において、ＡＭ／ＦＭアンテナ７は、リアゲート１の垂直方向に延びる中心線を基準として、デフォッガ３の負電位端子側にオフセットした位置に配設されており、且つデフォッガ３の給電ラインの布線ルートから離れた位置に配設されている。 - 特許庁

This drive/protective device detects an amount of a time change of a gate voltage VGE of the switch element Q1, detects an amount of time change of an input terminal voltage in the buffer circuit 2, and detects a gate short circuit fault of the switch element Q1 based on these detected amounts of the voltage time changes.例文帳に追加

駆動・保護装置は、スイッチ素子Ｑ１のゲート電圧ＶＧＥの時間変化量を検出すると共に、バッファ回路２における入力端子電圧の時間変化量を検出し、これら検出された電圧時間変化量に基づいて、スイッチ素子Ｑ１のゲート短絡故障を検出する。 - 特許庁

One of the terminals is connected with gate electrodes of respective FETs 111-118 and 121 to 128, and the other terminal is provided with a plurality of gate bias resistances 131 to 138, and 141 to 148 in which control voltages 171 and 172 for switching an on-state and an off-state of the switching unit are impressed.例文帳に追加

また、一方の端子が各ＦＥＴ１１１〜１１８及び１２１〜１２８のゲート電極に接続され、他方の端子にスイッチ部をオン状態とオフ状態とに切り替える制御電圧１７１及び１７２が印加される複数のゲートバイアス抵抗１３１〜１３８、１４１〜１４８を設ける。 - 特許庁

To provide an automatic toll adjusting system on toll road capable of automatically adjusting a toll without the need of an expensive transmission terminal equipment and without the need of temporarily stoppage for receiving a passing ticket at an entrance gate and paying the toll at an exit gate or the like.例文帳に追加

高価な送信端末機を必要とせず、入口ゲートでの通行券の受け取りや出口ゲートでの通行料金の支払い等のための一時停止をする必要がなく自動的に通行料金の精算ができる、有料道路における通行料金自動精算システムを得る。 - 特許庁

To provide a system capable of predetecting dangerousness in walking or a ticket gate passage impossible state of a railroad station and generating a warning according to a using state of a portable telephone terminal.例文帳に追加

歩行中の危険性または鉄道駅の改札口通過不可状態を事前検出し、携帯電話端末の使用状態に応じた警告を発出する仕組みを提供する。 - 特許庁

At this time, as the value of resistance of the switch gate 24A is changed with temperature, the head terminal voltage Vx detected by a controller 16 is changed by a time constant in accordance with the head temperature.例文帳に追加

このとき、スイッチゲート２４Ａの抵抗値が温度によって変化することから、コントローラ１６で検出するヘッド端子電圧Ｖｘが、ヘッド温度に応じた時定数で変化する。 - 特許庁

In addition, the source of the second N-type transistor N2 is connected to the first voltage Vp, and the gate is connected to an inverse signal terminal which outputs the inversion signal of the clock signal.例文帳に追加

また、第２のＮ型トランジスタＮ２は、ソースを第１の電圧Ｖｐに接続し、ゲートを前記クロック信号の反転信号を出力する反転信号端子に接続している。 - 特許庁

An inverter system 1 includes the power MOSFETs 6, 7 in which the sources or the drains are connected to an output terminal, and gate drive circuits 11, 12 which drive gates of the power MOSFETs 6, 7.例文帳に追加

インバータ装置（１）は、ソース又はドレインが出力端子に接続されたパワーＭＯＳＦＥＴ（６、７）と、パワーＭＯＳＦＥＴ（６、７）のゲートを駆動するゲートドライブ回路（１１、１２）とを具備する。 - 特許庁

A transistor T12 is provided in which a drain is connected to the drain of a transistor T3, a source is connected to the source of the transistor T3, and a gate is connected to an inverse control voltage input terminal 5.例文帳に追加

ドレインをトランジスタＴ３のドレインに接続し、ソースをトランジスタＴ３のソースに接続し、ゲートを反転制御電圧入力端子５に接続したトランジスタＴ１２を設ける。 - 特許庁

The bi-directional unit shift register is equipped with first and second pull-down circuits 41, 42 connected to a gate of a transistor Q1 which supplies a clock signal CLK to an output terminal OUT.例文帳に追加

双方向単位シフトレジスタは、クロック信号ＣＬＫを出力端子ＯＵＴに供給するトランジスタＱ１のゲートに接続する第１および第２プルダウン回路４１，４２を備える。 - 特許庁

The DAC 22 converts a counter measuring value DN into an analog voltage signal V_DAC and supplies it to a gate terminal of an NMOS transistor 14 through a low-pass filter 28 and a buffer amplifier 24.例文帳に追加

ＤＡＣ２２は、カウンタ計数値ＤＮをアナログの電圧信号Ｖ_DACに変換して、ローパス・フィルタ２８およびバッファアンプ２４を介してＮＭＯＳトランジスタ１４のゲート端子に供給する。 - 特許庁

In the normal operation mode, the transistor N110 is made a conduction state, a gate of the transistor N112 is coupled to the external terminal 118, the transistor N114 is made in a cutoff state.例文帳に追加

通常動作モードにおいては、トランジスタＮ１１０が導通状態となりトランジスタＮ１１２のゲートは外部端子１１８と結合し、トランジスタＮ１１４は遮断状態となる。 - 特許庁