「Gate terminal」に関連した英語例文の一覧と使い方(19ページ目) - Weblio英語例文検索

The third MOSFET is an enhancement type P-channel MOSFET with one terminal connected to the current source 10, with the other terminal connected to the fixed voltage terminal, and with the gate connected to a connection point N between the first transistor M1 and the second transistor M2.例文帳に追加

第３ＭＯＳＦＥＴは、その一端が電流源１０と接続され、その他端が固定電圧端子と接続され、かつそのゲートが第１トランジスタＭ１と第２トランジスタＭ２の接続点Ｎ１と接続されたエンハンスメント型のＰチャンネルＭＯＳＦＥＴである。 - 特許庁

An N channel junction type FET (Field-Effect Transistor) 133 is disposed between a power supply input terminal 111 and a sensor output terminal 113, and a gate of the N channel junction type FET 133 is connected to the node between of a bias resistor R_5 and a second ground terminal 112.例文帳に追加

電源入力端子１１１とセンサ出力端子１１３との間にＮチャンネル接合形ＦＥＴ１３３が設けられ、バイアス抵抗Ｒ_５と第２接地端子１１２との接続点にＮチャンネル接合形ＦＥＴ１３３のゲートが接続される。 - 特許庁

Considering the fact that a person can pass through a gate only when the gate is open, this information providing system (gate system 7) employing gates outputs information stored in a providing information database 8 to an information storage medium 9 of a user 2 or a user terminal 10 passing through the gate when a door 6 is opened.例文帳に追加

人がゲートを通過できるのはゲートが開いているときだけであることに着目して、ゲートを用いた情報提供システム（ゲートシステム７）は、人の通過の有無に関わらず、扉部６開放時にゲートを通過する利用者２が有する情報記憶媒体９または利用者端末１０に対して、提供情報データベース８に記憶される提供情報を出力する。 - 特許庁

A circuit is constituted of a power transistor 11 where a source/ drain electrode path is connected between a power source and an output terminal and the high resistor 14 for stabilizing gate voltage is incorporated between a source electrode and a gate electrode and a control MOS transistor 18 where the source/drain electrode path is connected between the gate electrode of the power MOS transistor and ground and a switching signal is added to the gate electrode.例文帳に追加

本発明はソース・ドレイン電極路が電源と出力端子間に接続され、ソース電極とゲート電極間にゲート電圧の安定化のための高抵抗１４が内蔵されたパワートランジスタ１１と、ソース・ドレイン電極路が前記パワーＭＯＳトランジスタのゲート電極とアース間に接続され、ゲート電極にスイッチング信号が加えられる制御用ＭＯＳトランジスタ１８とよりなる。 - 特許庁

When the entrance gate 5 receives the admission ticket information from the portable terminal 3, it compares the information with the admission ticket sent from the admission ticket system host computer 1, and if they match, it allows entrance in regard to the portable terminal 2.例文帳に追加

入場ゲート５は、携帯端末３から当該入場券情報を受信すると、入場券システムホスト１から受信した入場券と比較し、一致すれば携帯端末２について入場を許可する。 - 特許庁

The terminal N1 is connected to the bit lines BBL, BL through block selection transistors BST0, BST1, the terminal N2 is connected to plate lines BPL, PL, a gate of each cell transistor is connected to a word line WL.例文帳に追加

端子Ｎ１はブロック選択トランジスタＢＳＴ０，ＢＳＴ１を介してビット線ＢＢＬ，ＢＬに接続され、端子Ｎ２はプレート線ＢＰＬ，ＰＬに接続され、各セルトランジスタＴのゲートがワード線ＷＬに接続される。 - 特許庁

The input is also transferred to a gate of a source-grounded MOS transistor M2 via the external electrode PIN1, a bonding wire Wire2, an input terminal PAD2 of the chip 2 and an input terminal Tin2 of the single-ended-to-differential converter 1.例文帳に追加

また、外部電極ＰＩＮ１、ボンディングワイヤＷｉｒｅ２、チップ２の入力端子ＰＡＤ２、シングルエンド−差動変換器１の入力端子Ｔin２を介してソース接地のＭＯＳトランジスタＭ２のゲートに伝達する。 - 特許庁

When a current higher than or equal to a predetermined value is supplied from the power source 2 through the peripheral circuit 6 and the grounding unit 8, the compensation transistor unit 5 is short-circuited between the gate terminal and the source terminal of the switching transistor element F.例文帳に追加

補償トランジスタユニット５は、周辺回路６と接地ユニット８を介して電源２から所定値以上の電流が供給された場合、スイッチング用トランジスタ素子Ｆのゲート端子とソース端子との間をショートする。 - 特許庁

Each region is provided with a pixel region PXD, a gate line driving circuit region GCR for driving the pixel, a signal line driving circuit region DCR, and a terminal region ELD where a connection terminal is formed.例文帳に追加

各領域には、画素領域ＰＸＤと画素を駆動するゲート線駆動回路領域ＧＣＲおよび信号線駆動回路領域ＤＣＲ、さらに接続端子が形成される端子領域ＥＬＤが設けられている。 - 特許庁

The unidirectional circuit has a first transistor having a gate to which voltage of the power supply terminal is applied and a second transistor connected in series with the first transistor, and voltage of the external power supply is input to the input terminal.例文帳に追加

一方向性回路は，電源端子の電圧がゲートに印加される第１のトランジスタと，第１のトランジスタに直列に接続された第２のトランジスタとを有し，入力端子には外部電源の電圧が入力される。 - 特許庁

Then, the charges stored in the charge accumulating layer of the nonvolatile memory element are released by applying the potentials to a source terminal, drain terminal and control gate of the nonvolatile memory element which releases the charges.例文帳に追加

そして、不揮発性メモリ素子における電荷蓄積層に格納された電荷の放出を、電荷を放出する不揮発性メモリ素子のソース端子、ドレイン端子、及び制御ゲートに電位を印加することにより行う。 - 特許庁

An NPN transistor Q1 for shunt is connected, in parallel with a bias resistor R1, via a current resistor Ra to the source terminal and the gate terminal of the P-channel MOSFET transistor Tr_u+ of an output circuit.例文帳に追加

バイアス抵抗Ｒ１と並列に、出力回路のＰチャンネルＭＯＳＦＥＴトランジスタＴｒ_ｕ＋のソース端子とゲート端子に電流制限抵抗Ｒａを介してシャント用ＮＰＮトランジスタＱ１を接続する。 - 特許庁

A PMOS (P-type Metal Oxide Semiconductor) 11 having an absolute value Vtp of its threshold voltage equal to a minimum operating supply voltage has its gate connected to a ground terminal, its source connected to a power supply terminal, and its drain connected to the source of a PMOS 12.例文帳に追加

最低動作電源電圧と等しい閾値電圧の絶対値Ｖｔｐを有するＰＭＯＳ１１は、ゲートを接地端子に接続され、ソースを電源端子に接続され、ドレインをＰＭＯＳ１２のソースに接続される。 - 特許庁

To effectively avoid inverse surge between a reference potential terminal of a signal for driving a high potential side IGBT and a reference potential terminal of a gate drive IC even in an inverter apparatus which feeds a large current to a power module.例文帳に追加

パワーモジュールに大きな電流を流すインバータ装置であっても、高電位側ＩＧＢＴを駆動する信号の基準電位端子とゲート駆動ＩＣの基準電位端子間の逆サージを効果的に回避する。 - 特許庁

When alternate voltage is impressed to a terminal DD and the control terminal of the gate 7, output voltage can be prevented from being reset at the trailing edge of the alternate voltage and the circuit can be easily connected to a succeeding circuit.例文帳に追加

端子ＤＤにおよび転送ゲートの制御端子に交番電圧を印加することにより、交番電圧の立ち下がり時に出力電圧がリセットされるのを防ぎ、次段の回路への接続を容易にする。 - 特許庁

The testing circuit also comprises a flip-flop 6 inputting at its data input terminal the output signal from the gate 5 and inputting at its clock signal input terminal the signal frequency divided by 1/n by the divider 2.例文帳に追加

更に、ＡＮＤ回路５からの出力信号がデータ入力端子に入力され分周器２により１／ｎ分周された信号がクロック入力端子に入力されるフリップフロップ６が設けられている。 - 特許庁

When voltage more than high power supply voltage is impressed to an analog switch terminal when the analog switch is off, the impressed voltage is applied to the gate terminal of a p-channel transistor in the analog switch and a well.例文帳に追加

この発明は、アナログスイッチのオフ時に高位電源電圧以上の電圧がアナログスイッチ端子に印加されると、印加電圧をアナログスイッチのＰチャネルのトランジスタのゲート端子ならびにウェルに与えるように構成される。 - 特許庁

Further an adjusting time T4 is calculated from the filling time of a terminal nodal point and the opposed terminal nodal point extracted based on the moving vector and a new gate position is determined based on the adjusting time T4.例文帳に追加

さらに、移動ベクトルに基づいて抽出される末端節点および正反対末端節点の充填時間から調整時間Ｔ４を算出し、調整時間Ｔ４に基づいて新たなゲート位置を決定する。 - 特許庁

When a start sensor 21 detects passage through a ticket examination gate, a terminal operating mode setting section 22 sets an operating mode of a mobile phone terminal 5 to a silent mode and an acoustic circuit 24 stops sounding ring-tones.例文帳に追加

端末動作モード設定部２２は、起動センサ２１が改札口の通過を検知すると、携帯電話端末５の動作モードをサイレントモードに設定し、音響回路２４は呼び出し音および着信音の鳴動を停止させる。 - 特許庁

A terminal part 44 to which a signal from the outside is inputted and a terminal part 42 from which the signal is outputted to driver ICs 18, 24 are formed of a conductive layer different from gate bus lines 12 or common wiring lines 20.例文帳に追加

外部から信号が入力する端子部４４と、当該信号をドライバＩＣ１８、２４に出力する端子部４２とが、ゲートバスライン１２や共通配線２０と異なる導電層で形成されている。 - 特許庁

In respective unit circuits 10, the gate of a switching transistor 1 is connected to the output terminal of two inputs NAND gates 3 through an inverter 4 while the other terminal of a resistive element 2 is connected to a row power source line 12.例文帳に追加

各ユニット回路１０において、スイッチングトランジスタ１のゲートは、２入力ＮＡＮＤゲート３の出力端子とインバータ４を介して接続され、抵抗素子２の他方の端子はロウ電源線１２と接続されている。 - 特許庁

A transistor N3 is connected between the output terminal OUT and the ground, and inverts voltage in the input terminal IN1 by an invertor INV2 operated by the high supply voltage VDDH for applying to the gate of the transistor N3.例文帳に追加

出力端子ＯＵＴと接地間にトランジスタＮ３を接続し、入力端子ＩＮ１の電圧を高電源電圧ＶＤＤＨで動作するインバータＩＮＶ２で反転してトランジスタＮ３のゲートに印加する。 - 特許庁

The wiring circuit board has an emitter pattern connected to the emitter of the power semiconductor element and a gate pattern connected to the gate of the power semiconductor element, the gate pattern having an induction causing pattern extending in parallel to a direction where the current of the main electrode terminal flows while not shielded by the emitter pattern.例文帳に追加

そして、該配線回路基板は、パワー半導体素子のエミッタに接続されるエミッタパターンと、パワー半導体素子のゲートに接続されるゲートパターンとを備え、該ゲートパターンは、該エミッタパターンによりシールドされず該主電極端子の電流の流れる方向と平行方向に伸びる誘導発生用パターンとを有する。 - 特許庁

The output point of the final stage transistor Tr1 of the drive circuit and the gate terminal G of an IGBT are connected through a gate resistor Rg1, one end of a capacitor Cex is connected to the gate resistor Rg1, and the other end of the capacitor Cex is connected to the power source Vcc of the drive circuit.例文帳に追加

本発明では、駆動回路の最終段トランジスタＴｒ１の出力点とＩＧＢＴのゲート端子Ｇとの間を、ゲート抵抗Ｒｇ１を介して接続し、ゲート抵抗Ｒｇ１にコンデンサＣｅｘの一端を接続し、コンデンサＣｅｘの他端を駆動回路の電源Ｖｃｃへ接続している。 - 特許庁

When the low-side MOSFET 103 is in an on-state by the negative voltage generation capacitor 104, a positive voltage applied between the gate and the source of the low-side MOSFET 103 does not drop lower than a voltage VD of a gate driving DC power supply which is supplied from a gate power input terminal 119.例文帳に追加

また、負電圧生成用コンデンサ１０４によってローサイドＭＯＳＦＥＴ１０３がオン状態であるときに、ローサイドＭＯＳＦＥＴ１０３のゲート−ソース間に印加される正電圧がゲート電源入力端子１１９から供給されるゲート駆動用直流電源の電圧ＶＤから低下しない。 - 特許庁

In this case, a determining means 14 determines a direction in which energy flows between voltage terminal pairs on the low-voltage side and high-voltage side, and a gate signal generating means 15 individually generates an inverter gate signal for driving the switching element and a rectification gate signal, in response to the result of the determination.例文帳に追加

その際、低圧側と高圧側の各電圧端子対間でのエネルギの流れる方向を判別手段１４で判別し、その判別結果に応じてゲート信号生成手段１５がスイッチング素子を駆動するインバータ用ゲート信号と、整流用ゲート信号とをそれぞれ個別に生成するようにした。 - 特許庁

A control circuit 14 performs control for turning on the transfer gate 11 in a normal state, detecting a level transition in the input signal of the signal input terminal B and driving off the transfer gate 11 for a prescribed time before the lapse of a time required for the input signal to reciprocate on the transmission line 12 after transfer through the transfer gate 11.例文帳に追加

コントロール回路１４は、転送ゲート１１を定常状態でオンとし、信号入力端子Ｂの入力信号のレベル遷移を検出してその入力信号が転送ゲート１１を転送された後伝送線路１２を往復する時間の経過前に、転送ゲート１１を所定時間オフ駆動する制御を行う。 - 特許庁

The BTL circuit also has a NAND circuit NAND1 which receives the input signal of the input terminal VIN, a signal obtained by inversely delaying a gate potential of the transistor MN1 and a signal of the gate potential of the transistor MP2, and feedbacks an output to the gate of the transistor MP1 with a phase as it is and inversely feedbacks the output to the transistor MN2.例文帳に追加

また、入力端子ＶＩＮの入力信号とトランジスタＭＮ１のゲート電位を反転遅延させた信号とトランジスタＭＰ２のゲート電位の信号とを入力して、出力を、トランジスタＭＰ１のゲートにそのままの位相で帰還させ、トランジスタＭＮ２に反転して帰還させるナンド回路ＮＡＮＤ１を有する。 - 特許庁

Thereby, because only holding the ID card 3 and making the card terminal 1 disposed at the entrance gate of the other company read the ID from the ID card 3 is needed to the employee visiting the other company, the entrance to the gate to the other company becomes possible without using the personal information and without performing the troublesome procedure at the entrance gate to the other company.例文帳に追加

これにより、他社へ訪問する社員は、ＩＤカード３を所持し、他社の入門所に配置されたカード端末１に、ＩＤカード３からＩＤを読取らせるだけで済むから、個人情報を用いることなく、かつ他社の入門所において煩わしい手続きをすることなく、他社への入門が可能となる。 - 特許庁

A 1/r current source 14 runs current inversely proportional to variation of load resistors 26, 27 of the amplifier circuit 200 so that gate bias points of gate-grounded transistors 24, 25 that are connected to the source-grounded transistors 22, 23 remain constant, and deterioration of linearity at a drain terminal of a gate-grounded transistor is suppressed.例文帳に追加

１／ｒ電流源１４により、増幅回路２００の負荷抵抗２６，２７のばらつきに反比例する電流を流すことによって、ソース接地トランジスタ２２，２３に接続されたゲート接地トランジスタ２４，２５のゲートバイアス点を一定に保ち、ゲート接地トランジスタのドレイン端子における線形性の劣化を抑制する。 - 特許庁

An output point of a final stage transistor Tr1 of the drive circuit is connected to a gate terminal G of an IGBT via a gate resistance Rg1, one end of a capacitor Cex is connected to the gate resistance Rg1, and the other end of the capacitor Cex is connected to a power supply Vcc of the drive circuit.例文帳に追加

本発明では、駆動回路の最終段トランジスタＴｒ１の出力点とＩＧＢＴのゲート端子Ｇとの間を、ゲート抵抗Ｒｇ１を介して接続し、ゲート抵抗Ｒｇ１にコンデンサＣｅｘの一端を接続し、コンデンサＣｅｘの他端を駆動回路の電源Ｖｃｃへ接続している。 - 特許庁

When the gate device 11B transmits the call connection request to the transmission destination terminal device DB1 to find that the answer is communicable, the gate device 11B transmits the call control information to the gate device 11A through the public telephone network 13 and also opens a port connected to an IP network 14.例文帳に追加

ゲート装置１１Ｂが送信先端末装置ＤＢ１へ呼接続要求を送信し、その返答が通話可能であった場合に、ゲート装置１１Ｂが呼制御情報を公衆電話網１３を介してゲート装置１１Ａへ送信すると共に、ＩＰネットワーク１４に接続されているポートをオープンする。 - 特許庁

In an input mode, a gate signal generation unit for generating a gate signal for inactivating a pull-up side output transistor P24 generates the gate signal for inactivating the pull-up side output transistor P24 in accordance with an enable signal En and an input signal Di input to an input/output terminal Tio.例文帳に追加

入力モード時に、プルアップ側出力トランジスタＰ２４をオフさせるゲート信号を生成するゲート信号生成部は、イネーブル信号Ｅｎと入力モード時に入出力端子Ｔｉｏに入力される入力信号Ｄｉとに基づいてプルアップ側出力トランジスタＰ２４をオフさせるゲート信号を生成する。 - 特許庁

In this case, a determining means 14 decides the direction in which energy flows between voltage terminal pairs on the low-voltage side and high-voltage side, and a gate signal generating means 15 individually generates an inverter gate signal for driving the switching element and a rectifying gate signal, in response to the result of determination.例文帳に追加

その際、低圧側と高圧側の各電圧端子対間でのエネルギの流れる方向を判別手段１４で判別し、その判別結果に応じて、ゲート信号生成手段１５は、スイッチング素子を駆動するインバータ用ゲート信号と整流用ゲート信号とをそれぞれ個別に生成するようにした。 - 特許庁

A container 1 having a wireless IC number tag 7 including a container number, on a desired part of its outer surface, is loaded on a trailer 2 to be conveyed to a container terminal gate, and a wireless antenna 9 having a reader 8 for executing the reception and transmission with respect to the wireless IC number tag 7 is installed at the container terminal gate or the like.例文帳に追加

コンテナ１の外側面所要箇所にコンテナ番号を入力した無線ＩＣ番号タグ７を貼付したコンテナ１を、トレーラ２に載せてコンテナターミナルゲートに搬送し、コンテナターミナルゲート等に、無線ＩＣ番号タグ７との間で受・発信するリーダ８を有する無線アンテナ９を設置した。 - 特許庁

In the nonvolatile semiconductor memory device, a drawing wiring 204 is drawn out from one end of a gate electrode 302 and connected to a terminal 202, and a drawing wiring 205 is drawn out from the other end of the gate electrode 302 and connected to a terminal 203 so that a length L2 of the drawing wiring 204 is set different from length L1 of the drawing wiring 205.例文帳に追加

ゲート電極３０２の一端からは引き出し配線２０４を引き出して端子２０２に接続するとともに、ゲート電極３０２の他端からは引き出し配線２０５を引き出して端子２０３に接続し、引き出し配線２０４の長さＬ２は、引き出し配線２０５の長さＬ１と異なるように設定する。 - 特許庁

In the electrostatic discharge protective circuit, a static electricity detection portion 3 places a first gate control portion 4 in an electrically conductive state when a voltage exceeding an upper-limit voltage Vmax is generated between a power supply terminal 1 and a GND terminal 2 to allow a current to flow from first wiring 11 to a gate of an NMOS transistor 7.例文帳に追加

この静電気放電保護回路によれば、静電気検知部３は、電源端子１とＧＮＤ端子２との間に上限電圧Ｖｍａｘを超える電圧が発生したときに、第１のゲート制御部４を通電状態にして、第１の配線１１からＮＭＯＳトランジスタ７のゲートへ電流を流す。 - 特許庁

The semiconductor device comprises an NMOS transistor 1 having a gate (G) connected with a high potential side terminal VDD, and a PMOS transistor 2 having a gate (G) connected with a low potential side terminal GND wherein the source or drain (S/D) of the NMOS transistor 1 is connected electrically with the source or drain (S/D) of the PMOS transistor 2.例文帳に追加

高電位側の端子ＶＤＤにゲート（Ｇ）を接続したＮＭＯＳトランジスタ１と、低電位側の端子ＧＮＤにゲート（Ｇ）を接続したＰＭＯＳトランジスタ２とを有し、ＮＭＯＳトランジスタ１のソースまたはドレイン（Ｓ／Ｄ）と、ＰＭＯＳトランジスタ２のソースまたはドレイン（Ｓ／Ｄ）とを電気的に接続する。 - 特許庁

Then the user before passing through an entrance gate 33 sends authentication data by operating the mobile radio terminal 1 and then a reservation confirming terminal 3 having received the data inquires of the reservation site server 2 whether the authentication data are right, so that the entrance gate 33 is opened and closed according to the inquiry result.例文帳に追加

そして、ユーザは、入場ゲート３３を通過する前に、移動無線端末１を操作して認証データを送信すると、これを受信した予約確認端末３が、予約サイトサーバ２に、上記認証データが正当なものであるか否かを問い合わせ、その結果に応じて、入場ゲート３３を開閉するようにしたものである。 - 特許庁

N-channel transistors having an LDD (lightly doped drain) structure are used for a driving transistor 121, a sampling transistor 125 disposed at the gate terminal of the driving transistor 121 and selectively sampling a pixel signal into the gate terminal G, and a detection transistor 123 to be used when a threshold voltage canceling circuit is provided as a drive signal regulating circuit.例文帳に追加

駆動トランジスタ１２１と、駆動トランジスタ１２１のゲート端側に設けられる、画素信号を選択的にゲート端Ｇに取り込むサンプリングトランジスタ１２５と、駆動信号一定化回路としての閾値電圧キャンセル回路を設ける際に使用される検知トランジスタ１２３とは、ｎチャネル型でかつＬＤＤ構造のものを使用する。 - 特許庁

The peak hold circuit 14 produces a first signal following up the peak value of an output signal outputted from a negative output terminal 17 and supplies the produced signals to the gate of the MOS transistor M13 and produces a second signal following up the peak value of an output signal outputted from a positive output terminal 16 and supplies the produced signals to the gate of the MOS transistor M14.例文帳に追加

ピークホールド回路１４は、負の出力端子１７の出力信号のピーク値に追従する第１信号を生成してＭＯＳトランジスタＭ１３のゲートに供給し、正の出力端子１６の出力信号のピーク値に追従する第２信号を生成してＭＯＳトランジスタＭ１４のゲートに供給する。 - 特許庁

The FET is ON/OFF controlled by a gate voltage supplied to the first gate electrode and the second electrode, and sets the control terminal to a ground potential when the FET is in the ON-state and sets the control terminal to a positive potential or a negative potential when the FET is in the OFF-state.例文帳に追加

前記ＦＥＴは、前記第１のゲート電極および前記第２のゲート電極に供給されるゲート電圧によりＯＮ／ＯＦＦ制御され、前記ＦＥＴがＯＮ状態にある時、前記制御端子をアース電位とし、前記ＦＥＴがＯＦＦ状態にある時、前記制御端子を正電位または負電位とする。 - 特許庁

The above surge detection/leakage reduction circuit is provided between the gate of the thyristor and the second terminal and is configured in a way that it cuts off the current flowing from the above trigger circuit to the above second terminal during normal operation and sets the trigger voltage to gate the above thyristor together with the above trigger circuit when the surge is applied.例文帳に追加

上記サージ検知／リーク低減回路は、サイリスタのゲートと上記第２の端子間に設けられ、通常動作時には上記トリガ回路から上記第２の端子に流れる電流を遮断し、サージ印加時には上記トリガ回路とともに上記サイリスタを点弧するためのトリガ電圧を設定するように構成されている。 - 特許庁

The shift register circuit includes two input circuits, i.e., a MOS transistor T11a that is an input circuit connected to a gate terminal of a MOS transistor T15 in which a capacitor C as a bootstrap circuit is provided, and a MOS transistor T11b that is an input circuit connected to a gate terminal of a MOS transistor T14 as an inverter.例文帳に追加

ブートストラップ回路であるコンデンサＣが設けられたＭＯＳトランジスタＴ１５のゲート端子に接続される入力回路であるＭＯＳトランジスタＴ１１ａと、インバータであるＭＯＳトランジスタＴ１４のゲート端子に接続される入力回路であるＭＯＳトランジスタＴ１１ｂの２系統の入力回路を設ける。 - 特許庁

The microwave switch circuit comprises a first strip line 32 for resonance connecting the joint b of transmission lines 30a, 30b with the drain terminal of a field effect transistor 34, and a second strip line 38 for resonance being connected with the joint of the gate terminal of the field effect transistor 34 and a gate resistor 36.例文帳に追加

伝送線路３０ａと伝送線路３０ｂとの接続点ｂと電界効果トランジスタ３４のドレイン端子とを接続する第１共振用ストリップライン３２と、電界効果トランジスタ３４のゲート端子とゲート抵抗３６との接続点に接続される第２共振用ストリップライン３８とを備える。 - 特許庁