「Gate terminal」に関連した英語例文の一覧と使い方(22ページ目) - Weblio英語例文検索

Since the flow leader is formed, the arrival timings of the flow terminal of a molding material to the nearest and remotest parts with respect to the gate can be made same.例文帳に追加

フローリーダが形成されるので、ゲートに対して最も近い部分と、最も遠い部分とで、成形材料の流動末端が到達するタイミングを同じにすることができる。 - 特許庁

Between an emitter 12 and a gate 13 of an IGBT 10, floating inductance 18 (an object having an inductance component) is connected between the emitter 12 and an emitter terminal 16.例文帳に追加

ＩＧＢＴ１０のエミッタ１２とゲート１３との間にて、エミッタ１２とエミッタ端子１６との間に浮遊インダクタンス１８（インダクタンス成分を有するもの）を接続する。 - 特許庁

To make possible or impossible passage of a passerby by transmitting data from radio communication means, particularly BT, in a terminal held by the passerby to a ticket gate means 1.例文帳に追加

通行人の端末機にある無線通信手段（特にBT）からケットゲート手段１へとデータを送信させることで、通行人の通過可否を行うことを可能とするものである。 - 特許庁

Each of the terminal layers is arranged on each principal plane with capacity settled in area of each of the principal plane; and is connected with the source electrode, the gate electrode and the drain electrode.例文帳に追加

これらの各端子層は、各主面の面積内に納まる大きさを持って各主面上に配置され、ソース電極、ゲート電極、ドレイン電極に接合される。 - 特許庁

A switch 42 applies a voltage generated by the charge pump circuit 30 to the gate terminal of the FET 44 when the AND circuit 52 outputs an H level signal.例文帳に追加

スイッチ４２は、ＡＮＤ回路５２からＨレベル信号が出力された場合にチャージポンプ回路３０で生成された電圧をＦＥＴ４４のゲート端子に印加する。 - 特許庁

A first transistor M1 is arranged between one end of a synchronous rectification transistor SW2 and the back gate so that the cathode of a body diode faces an output terminal 204 side.例文帳に追加

第１トランジスタＭ１は、同期整流トランジスタＳＷ２の一端と、そのバックゲートとの間に、ボディダイオードのカソードが出力端子２０４側となる向きで設けられる。 - 特許庁

The transmission circuit 305 is operated by trigger timing from a trigger gate 306, and the observing object digital waveform signal value is transmitted from a connector terminal 308 to a waveform display section 4.例文帳に追加

送信回路３０５は、トリガゲート３０６からのトリガータイミングにより動作して、被観測デジタル波形信号値をコネクタ端子３０８から波形表示部４に伝送する。 - 特許庁

By coupling the drain output of the field effect transistor by the directional coupler 5 and feeding it back through the microstrip line 7 to a gate terminal, oscillation is generated.例文帳に追加

電界効果トランジスタのドレイン出力を方向性結合器５により結合させて、マイクロストリップ線路７を介してゲート端子へ帰還させることにより発振を生じさせる。 - 特許庁

For example, a transistor other than a transistor having the thinnest gate oxide film is used for a transistor connected directly to the external terminal for control circuit controlling each node.例文帳に追加

例えば各ノードを制御する制御回路用の前記外部端子に直接接続されるトランジスタには最もゲート酸化膜の薄いトランジスタ以外のトランジスタを用いる。 - 特許庁

A second transistor M2 is arranged between the other end of the synchronous rectification transistor SW2 and the back gate so that the cathode of the body diode faces a switching terminal 108 side.例文帳に追加

第２トランジスタＭ２は、同期整流トランジスタＳＷ２の他端と、そのバックゲートとの間に、ボディダイオードのカソードがスイッチング端子１０８側となる向きで設けられる。 - 特許庁

An input switch 21 is opened in response to this control signal and a pull-down switch 22 is closed, and hence the gate terminal is fixed to a voltage of the low potential power source GND.例文帳に追加

この制御信号に応答して入力スイッチ２１を開き、プルダウンスイッチ２２を閉じることで、ゲート端子を低電位電源ＧＮＤの電圧に固定する。 - 特許庁

Because the output of the comparator 27 is not supplied to the gate terminal of the MOSFET 23 any more when the switch 28 is turned off, the MOSFET is turned off.例文帳に追加

このスイッチ２８をオフすると、比較器２７の出力がＭＯＳＦＥＴ２３のゲート端子に供給されなくなるので、ＭＯＳＦＥＴ２３がオフ状態になる。 - 特許庁

On the condition of Vthn>Vthp, a PMOS transistor P1 is conducted, the power supply voltage VDD is applied to a gate terminal G2, and a PMOS transistor P2 is turned off.例文帳に追加

Ｖｔｈｎ＞Ｖｔｈｐの条件で、ＰＭＯＳトランジスタＰ１が導通しゲート端子Ｇ２に電源電圧ＶＤＤが印加されＰＭＯＳトランジスタＰ２がオフされる。 - 特許庁

Furthermore, this is provided with a transistor Q4 whose source is connected to the input terminal 1, and the gate is connected to the drain of a transistor Q3, and the drain is connected to the drain of the transistor Q2.例文帳に追加

更にソースが入力端子１に接続されたトランジスタＱ４を設け、そのゲートをトランジスタＱ３のドレインに接続し、ドレインをトランジスタＱ２のドレインに接続する。 - 特許庁

Next, a writing transistor 610 applies extinction potential for performing extinction of the light emitting element 640 to a first node 650 equivalent to the gate terminal of the driving transistor 620.例文帳に追加

次に、書込みトランジスタ６１０は、発光素子６４０を消光させるための消光電位を駆動トランジスタ６２０のゲート端子に相当する第１ノード６５０に印加する。 - 特許庁

In the transistor Q1, a drain is connected to a power supply voltage 1, a gate and a source are connected to an output voltage terminal 3, and a substrate is connected to a GND potential 5.例文帳に追加

トランジスタＱ１は、ドレインが電源電圧１に接続され、ゲートとソースが出力電圧端子３に接続され、基板がＧＮＤ電位５に接続されている。 - 特許庁

A driving circuit 12 having a mirror MOSTr 17 for connecting a power MOSTr 15 to a gate terminal and connecting the MOSTr 15 and a source terminal to a ground and a switch MOSTr 13 for constituting a current mirror circuit for driving a load by the MOSTr 15 if a drain terminal and the gate terminal of the MOSTr 15 are short-circuited between the MOSTr 15 and the MOSTr 17 is constituted.例文帳に追加

パワーＭＯＳＴｒ１５とゲート端子どうしを接続し、パワーＭＯＳＴｒ１５とソース端子どうしをグランドに接続するミラーＭＯＳＴｒ１７と、駆動入力信号に応じて、パワーＭＯＳＴｒ１５のドレイン端子とゲート端子を短絡した場合に、パワーＭＯＳＴｒ１５により負荷を駆動し、パワーＭＯＳＴｒ１５及びミラーＭＯＳＴｒ１７の間にカレントミラー回路を構成するスイッチＭＯＳＴｒ１３とを備えた駆動回路１２を構成しておく。 - 特許庁

A transistor TNK1 with an output signal OUTn of the differential amplifier as gate input and a transistor TNK2 with a signal OUTp having a logic opposite to that of the output signal of the differential amplification circuit as gate input are connected in series between a node GP of a common gate terminal of a mirror transistor of the current mirror type differential amplifier 1-1 and one end of a constant current source circuit TNCS.例文帳に追加

カレントミラー型差動増幅器1-1 のミラートランジスタの共通ゲート端子のノードGPと定電流源回路TNCSの一端との間に、差動増幅器の出力信号OUTnをゲート入力とするトランジスタTNK1と、差動増幅回路の出力信号とは逆の論理の信号OUTpをゲート入力とするトランジスタTNK2とを直列に接続する。 - 特許庁

For example, a gate bias circuit is provided for setting the change of the gate voltage Vg supplied to a control terminal corresponding to Vapc to be great in the area lower than the threshold voltage Vth of the respective MOSFET, to be small near the Vth and to be a gate voltage, with which desired characteristics can be provided, in the area of the high voltage from the area close to the Vth.例文帳に追加

例えば、Ｖapc に対する制御端子に供給されるゲート電圧Ｖg の変化を、ゲート電圧Ｖg が各ＭＯＳＦＥＴのしきい値電圧Ｖthより低い領域では大きく、Ｖth近傍では小さく、更にＶth近傍からＶapc 電圧の高い領域では、所望の特性が得られるゲート電圧になるように設定するゲートバイアス回路が設けられている。 - 特許庁

To provide a guide machine capable of preventing passage from being prohibited suddenly in an automatic ticket gate, by knowing preliminarily the risk that outgoing through the automatic ticket gate is prohibited, when a user or the like carrying only an IC card but carrying no mobile terminal passes the automatic ticket gate when going out, and capable of moderating a congestion.例文帳に追加

ＩＣカードのみを所持し携帯端末を持っていない利用者等が出場時に自動改札機を通過する際、自動改札機での出場を禁止される恐れがあることを予め知ることにより不意に自動改札機に通行禁止をされることを防ぎ、混雑を緩和する案内機を提供することを目的とする。 - 特許庁

Characteristic curves of a source-drain current (IDS) of a transistor(TR) with an optional channel length and an optional channel width are obtained with respect to a gate-source voltage (VGS) at various temperatures and a gate-source voltage (VG) at a singular point at which pluralities of the characteristic curves cross with each other at the various temperatures is applied to a gate terminal.例文帳に追加

任意のチャネル長及びチャネル幅を有するトランジスタに対し、各種温度におけるゲート・ソース間電圧（ＶＧＳ）に対するソース・ドレイン間電流（ＩＤＳ）の特性曲線を求め、各種温度における前記複数の特性曲線が交わる特異点でのゲート・ソース間電圧（ＶＧ）をゲート端子に印加するように設定する。 - 特許庁

An MOS transistor constituting a gain switching circuit of this transimpedance amplifier is provided with a back gate terminal for applying optional potential to a semiconductor substrate from the outside, and an optional potential in accordance with the operating condition of the MOS transistor, and a drain potential and a source potential at that time, is applied to the semiconductor substrate from the back gate terminal.例文帳に追加

トランスインピーダンスアンプの利得切替回路を構成するＭＯＳトランジスタに、半導体基板に対して外部から任意の電位を印加するためのバックゲート端子を設け、ＭＯＳトランジスタの動作状態やそのときのドレイン電位やソース電位に応じた電位をバックゲート端子から半導体基板に対して任意の電位を印加する。 - 特許庁

When the gate voltage exceeds a gate breaking voltage upon elapsing the given time and then exceeds an MOS operating voltage range to enter an MOS operation stop range, the MOSFET61 is closed and voltage supply to a drive voltage supply terminal 48 is interrupted thus interrupting drive voltage supply from the drive voltage supply terminal 48 to a motor control circuit 11.例文帳に追加

そして、所定時間が経過してゲート電圧がゲート遮断電圧を超えてＭＯＳ動作電圧範囲を超えてＭＯＳ動作停止範囲となると、ＭＯＳＦＥＴ６１が閉状態となり、駆動電圧供給端子４８への電圧供給を遮断して駆動電圧供給端子４８からモータ制御回路１１への駆動電圧供給を停止する。 - 特許庁

When the driver of the external chassis coming to the container terminal presents a gate reception device 14 with a recording medium carried by himself/herself, the driver's certification order is given to a checker P standing by at a gate 10 through a handy terminal owned by the checker P so that any checker P performs certification work by confirming driver's ID card and driving license.例文帳に追加

来構した外来シャシ５の運転手がゲート受付装置14に持参した記録媒体を供すると、ゲート10に待機しているチェッカーＰに対して運転手の認証指令が該チェッカーＰが所持しているハンディターミナルを介して発せられ、いずれかのチェッカーＰが運転手のIDカードや運転免許証等の確認により認証作業を行う。 - 特許庁

The threshold voltage of the logic gate 25 is set lower than 1/4VDD and at the time of crystal oscillating operation in microcomputer operation, even when the operating point of an inverter 4 in an oscillation circuit is deviated by the dispersion of processes, both the signals of XI terminal 2 and XO terminal 1 can be prevented from being erroneously recognized as Low level by the logic gate 25.例文帳に追加

論理ゲート２５のスレッショルド電圧を１／４ＶＤＤ以下に設定し、マイコン動作における水晶発振動作時において、発振回路のインバータ４の動作点がプロセスのばらつきによってずれても、論理ゲート２５によりＸＩ端子２の信号とＸＯ端子１の信号が共にＬｏｗレベルと誤認されることを防ぐことができる。 - 特許庁

Drain and source potentials of a transistor M4 are inputted, respectively, to the noninverted input terminal (+) and the inverted input terminal (-) of a comparator 32 constituting a back gate switching control circuit 31 and then compared and detected, and a detection signal is inputted to one input end of an NAND circuit 33 constituting the back gate switching control circuit 31.例文帳に追加

トランジスタＭ４のドレインおよびソース電位は、バックゲート切換制御回路３１を構成する比較器３２の非反転入力端（＋）および反転入力端（−）にそれぞれ入力され比較検出され、その検出信号がバックゲート切換制御回路３１を構成するＮＡＮＤ回路３３の一方の入力端に入力される。 - 特許庁

An enhancement NMOS transistor 101 which has the gate connected to the FDA and has the source and the drain connected between a power source VDD and an output terminal Vout and an enhancement NMOS transistor 102 which has the gate connected to the power source VDD and has the source and the drain connected between the output terminal Vout and a power source GND are provided.例文帳に追加

ゲートがＦＤＡに接続されソース・ドレインが電源ＶＤＤと出力端子Ｖｏｕｔとの間に接続されたエンハンスメントＮＭＯＳトランジスタ１０１と、ゲートが電源ＶＤＤに接続されソース・ドレインが出力端子Ｖｏｕｔと電源ＧＮＤとの間に接続されたエンハンスメント型ＮＭＯＳトランジスタ１０２とを備える。 - 特許庁

This display with which pixels are formed corresponding to respective intersections of a plurality of source wires 8 and a plurality of gate wires 9 wired crosswise has an S wire collective terminal 3 for forming collectively the plurality of source wires 8, and a G wire collective terminal 4 for forming collectively the plurality of gate wires 9.例文帳に追加

本発明の表示装置は、交差状に配線された複数のソース配線８と複数のゲート配線９の各交点に対応して画素が形成されている表示装置であって、複数のソース配線８を集約するＳ配線集約端子３、複数のゲート配線９を集約するＧ配線集約端子４を備えて構成される。 - 特許庁

This device is provided with a transistor for amplifying an inputted signal and a gate bias supplying means, which is composed of a voltage dividing part serially connecting plural resistors with the different change amounts of resistance values with the temperature, for dividing a voltage impressed to at least one terminal and supplying it as a gate bias voltage to the transistor without grounding any terminal part of this voltage dividing part.例文帳に追加

入力された信号を増幅するトランジスタと、温度に対する抵抗値の変化量が異なる複数の抵抗器を直列に接続した分圧部からなり、この分圧部のいずれの端部も接地せず、少なくとも一端に印加される電圧を分圧してゲートバイアス電圧としてトランジスタに供給するゲートバイアス供給手段とを備えた。 - 特許庁

The semiconductor device is provided with a reversed amplifier 160 which is arranged in parallel to the vibrator and formed by using an insulated gate transistor, a buffer circuit 180 for transmitting a signal output from the reversed amplifier to the other circuit, and a transmission gate 170A which is arranged between the output terminal of the reversed amplifier and the input terminal of the buffer circuit and formed by using an insulated gate transistor.例文帳に追加

半導体装置は、振動子と並列に設けられ、絶縁ゲート型のトランジスタを用いて形成された反転増幅器１６０と、絶縁ゲート型のトランジスタを用いて形成され、反転増幅器から出力される信号を他の回路に伝達するためのバッファ回路１８０と、反転増幅器の出力端子とバッファ回路の入力端子との間に設けられ、絶縁ゲート型のトランジスタを用いて形成されたトランスミッションゲート１７０Ａと、を備える。 - 特許庁

The central processing controller 10a is provided with a centralized management device 11 and a monitor operation device 12 as primary configurations, and a terminal processor 10b is provided with an access management gate 13 and a gate control controller 14 in gates as the primary configurations.例文帳に追加

中央処理制御装置１０ａは、主要構成として集中管理装置１１と監視操作装置１２を有し、端末処理装置１０ｂは、主要構成としてゲートにそれぞれ出入管理ゲート１３およびゲート制御コントローラ１４を備える。 - 特許庁

A deviation signal Δg, where the second gate signal g2 is subtracted from the first gate signal g1, is subjected to low-pass filter processing before integration, an error amount ε, namely the integrated value, is input into the inverted input terminal of the operational amplifier 301 as an offset voltage.例文帳に追加

第１のゲート信号ｇ１から第２のゲート信号ｇ２を減算した偏差信号Δｇを、ローパスフィルタ処理した後積分し、この積分値である誤差量εをオフセット電圧として、演算増幅器３０１の反転入力端子に入力する。 - 特許庁

To prevent an electric current from flowing into a gate from a collector due to noise or the like during the period for which a terminal voltage (limiting voltage VL) of a DC voltage source 22l is being applied to a gate of a switching element S*# by turning on a charging switching element 24l.例文帳に追加

充電用スイッチング素子２４ｌをオン操作することで、直流電圧源２２ｌの端子電圧（制限用電圧ＶＬ）をスイッチング素子Ｓ＊＃のゲートに印加している期間において、ノイズ等によってコレクタ等からゲートへの電流の流れ込みが生じうること。 - 特許庁

Gate control transistors TA1-TE1 are connected so as to form a current path between a grounding terminal Dgnd and gates of the output transistors POA1-POE1 or between the gates of the two output transistors, and impart gate voltages to the output transistors.例文帳に追加

ゲート制御用トランジスタＴＡ１〜ＴＥ１は、接地端子Ｄｇｎｄと出力トランジスタＰＯＡ１〜ＰＯＥ１のゲートとの間、又は２つの出力トランジスタのゲートの間に電流経路を形成するように接続され、出力トランジスタにゲート電圧を与える。 - 特許庁

When charging of the voltage regulation capacitor C is completed, residual charges are drained gradually from the gate terminal of the semiconductor interrupter 12 through a resistor R_2 having a relatively large resistance thus reducing the gate voltage V_G gently.例文帳に追加

そして、電圧調整用コンデンサＣの充電が完了すると、比較的大きな抵抗値を有する抵抗Ｒ_２を通じて、半導体遮断器１２のゲート端子から蓄えられていた残りの電荷が少しずつ流出させて、ゲート電圧Ｖ_Ｇを緩やかに減少させる。 - 特許庁

A charge and discharge control circuit has a switching circuit that controls a gate of a bidirectional conduction type field effect transistor by an output of a control circuit that controls charge and discharge of a secondary battery, and that has a first terminal connected to a back gate of the bidirectional conduction type field effect transistor.例文帳に追加

二次電池の充放電を制御する制御回路の出力によって双方向導通型電界効果トランジスタのゲートを制御し、第一の端子を双方向導通型電界効果トランジスタのバックゲートに接続するスイッチ回路を備える構成とした。 - 特許庁

The gate control circuit 60 starts, receiving a negative voltage which is generated, with the anode terminal A considered as a potential basis, between terminals of the resistance element 20 at the time when the two terminals are connected, and boosts this voltage between the terminals to a prescribed one to generate the gate driving voltage.例文帳に追加

ゲート制御回路６０は、２端子間が導通時に抵抗素子２０の端子間に陽極端子Ａを電位基準として発生する負の電圧を受けて起動し、該端子間電圧を所定の電圧に昇圧してゲート駆動電圧を生成する。 - 特許庁

The film thickness of the intrinsic semiconductor layer 103 formed on the TFT part, the signal wiring part for reading out a signal from the TFT part and a gate wiring part for driving a gate terminal of the TFT part is formed smaller than the film thickness of the intrinsic semiconductor layer 103, formed on the photoelectric conversion element part.例文帳に追加

また、ＴＦＴ部と、ＴＦＴ部の信号を読み出す信号配線部と、ＴＦＴのゲート端子を駆動するためのゲート配線部との真性半導体層１０３の膜厚を、光電変換素子部の真性半導体層１０３より薄く形成する。 - 特許庁

Each of the plurality of three-terminal switches 215 opens/closes each connection section 255 between each of the source terminals 235 and each of the drain terminals 240 in the plurality of three-terminal switches in response to a control voltage at each of the gate terminals 245.例文帳に追加

複数の三端子スイッチ（２１５）の各々はそのそれぞれのゲート端子（２４５）における制御電圧に応答して、複数の三端子スイッチの各々のそれぞれのソース端子（２３５）とそれぞれのドレイン端子（２４０）との間の接続部（２５５）を閉成する。 - 特許庁

A part between the gate terminals of MOS transistors N1 and N2 constituting a first differential pair circuit is defined as an input signal voltage terminal, and a part between the drain terminals of MOS transistors N3 and N4 constituting a 2nd differential pair circuit is defined as an output voltage terminal.例文帳に追加

第１の差動対回路を構成するＭＯＳトランジスタＮ１，Ｎ２のゲート端子間を入力信号電圧端子とし、第２の差動対回路を構成するＭＯＳトランジスタＮ３，Ｎ４のドレイン端子間を出力電圧端子とする。 - 特許庁

Dummy switches 10 and 12 have a source terminal and a drain terminal connected to the path connecting the operational amplifier OP and the sampling capacitors C1 and C2, and regulates the common mode voltage of the differential input voltage for the operational amplifier OP by the capacitance between gate and channel.例文帳に追加

ダミースイッチ１０、１２は、オペアンプＯＰとサンプリング容量Ｃ１、Ｃ２とを結ぶ経路にソース端子およびドレイン端子が接続され、ゲート−チャンネル間容量により、オペアンプＯＰに対する差動入力電圧のコモンモード電圧を調整する。 - 特許庁

When a transistor Tr21a is turned on, the offset voltage is applied to the output voltage of the 31m long wiring, and the output voltage offset to a minus side is applied to between a gate terminal g1 and a source terminal s1 of the transistor Tr21a.例文帳に追加

そして、トランジスタＴｒ２１ａをオンさせる場合には、オフセットさせた電圧を巻線３１ｍの出力電圧に加え、マイナス側にオフセットさせた出力電圧をトランジスタＴｒ２１ａのゲート端子ｇ１とソース端子ｓ１との間に印加する。 - 特許庁

In the first path A, an input matching circuit 13 is connected between the input terminal IN and the gate of the FET 11, and an output matching circuit 14 is connected between the drain of the FET 11 and the output terminal OUT.例文帳に追加

第１経路Ａは、入力端子ＩＮとＦＥＴ１１のゲート間に入力整合回路１３が接続されるとともに、ＦＥＴ１１のドレインと出力端子ＯＵＴ間に出力整合回路１４が接続されて構成されている。 - 特許庁

The oscillating sensor 1 is configured so as to be equipped with a voltage control unit 20 that keeps the DC component ig of the gate current which flows through a feedback path 8, at a prescribed value by changing a voltage applied between the source terminal S and the drain terminal D.例文帳に追加

発振型近接センサ１を、ソース端子Ｓとドレイン端子Ｄとの間に印加する電圧を変えることによって、帰還路８を流れるゲート電流の直流成分ｉｇを所定値に維持する電圧制御部２０を備えて構成する。 - 特許庁

In this case, each of modified layers 46, 47, and 48 is formed on each upper face of the source electrode 9, an external connection terminal 21 for a gate line, and an external connection terminal 31 for a drain line that are, respectively made of Cr and exposed via each of contact holes 14, 22, and 32.例文帳に追加

この場合、各コンタクトホール１４、２２、３２を介して露出されたＣｒからなるソース電極９、ゲートライン用外部接続端子２１およびドレインライン用外部接続端子３１の各上面に変質層４６、４７、４８が形成される。 - 特許庁