「Gate terminal」に関連した英語例文の一覧と使い方(27ページ目) - Weblio英語例文検索

The switching portion 12 is arranged such that a connection is established through a connecting wiring 12a in an uppermost layer between a plurality of connecting terminals S0-Sn, which output inputted signals with a time delay different from each other and a connecting terminal SS which is connected to an input terminal In of an output buffer gate G0.例文帳に追加

スイッチ部１２は、入力信号が互いに異なる遅延時間で出力される複数の接続端子Ｓ０〜Ｓｎと、出力用バッファゲートＧ０の入力端子Ｉｎに接続された接続端子ＳＳとが、最上層の接続配線１２ａによって接続されている。 - 特許庁

In this circuit organization device, attention is paid to an AND gate 91, and a scan chain 82 constituted of flip-flops 72-1 to 72-4 controlled originally by a value (signal) from a scan in terminal 101 is changed so as to be controlled by a value from another scan in terminal 102.例文帳に追加

回路構築装置は、ＡＮＤゲート９１に着目し、元々、スキャンイン端子１０１からの値（信号）により制御されていたフリップフロップ７２−１乃至７２−４により構成されるスキャンチェーン８２を、別のスキャンイン端子１０２からの値により制御されるように変更する。 - 特許庁

A source-electrode contact hole 14 and an external-connection-terminal contact hole 32 for a drain line are formed in an overcoat film 13 made of a silicon nitride by dry etching, as well as, external-connection terminal contact hole 22 is continuously formed in the overcoat film 13 and in a gate insulating film 4, respectively.例文帳に追加

ドライエッチングにより、窒化シリコンからなるオーバーコート膜１３にソース電極用コンタクトホール１４およびドレインライン用外部接続端子用コンタクトホール３２を形成し、且つ、オーバーコート膜１３およびゲート絶縁膜４にゲートライン用外部接続端子用コンタクトホール２２を連続して形成する。 - 特許庁

An input voltage Vin is input to an external electrode PIN1 of a package 3 and transferred to a source of a gate-grounded MOS transistor M1 via the external electrode PIN1, a bonding wire Wire1, an input terminal PAD1 of a chip 2 and an input terminal Tin1 of a single-ended-to-differential converter 1.例文帳に追加

入力電圧Ｖinを、パッケージ３の外部電極ＰＩＮ１に入力し、外部電極ＰＩＮ１、ボンディングワイヤＷｉｒｅ１、チップ２の入力端子ＰＡＤ１、シングルエンド−差動変換器１の入力端子Ｔin１を介してゲート接地のＭＯＳトランジスタＭ１のソースに伝達する。 - 特許庁

When low potential VCC is applied to a control terminal, a transistor 221 is turned on, a transistor 222 is turned off, a transistor 224 is turned on, the analog signal voltage applied to an input/output terminal 26 through the transistor is introduced to the gates of the transistor 223 and the gate of a transistor 21 and the transistors are turned off.例文帳に追加

制御端子に低電位のＶＣＣが印加されると、トランジスタ２２１がオンし、トランジスタ２２２がオフし、トランジスタ２２４がオンし、このトランジスタを通して入出力端子２６に掛かる前記アナログ信号電圧がトランジスタ２２３とトランジスタ２１のゲートに導入され、これらトランジスタをオフする。 - 特許庁

An output terminal of a second buffer circuit (103, 104, 107 and 108) is connected to respective gate terminals of a second PMOS transistor P2 and a second NMOS transistor N2, and an input terminal of the second buffer circuit (103, 104, 107 and 108) is connected to the end of the inductance element L1.例文帳に追加

第２ＰＭＯＳトランジスタＰ２および第２ＮＭＯＳトランジスタＮ２の各ゲート端子に第２バッファ回路（１０３，１０４，１０７，１０８）の出力端子を接続し、第２バッファ回路（１０３，１０４，１０７，１０８）の入力端子をインダクタンス素子Ｌ１の一端に接続する。 - 特許庁

The amplifier 10 comprises a semiconductor 15 connected between an input and output terminals 19, 20, a resonance circuit 13 connected in series between the information terminal 19 and a gate terminal 15c of the semiconductor 15, and a first resistor (R1) 14 connected in parallel to the resonance circuit 13.例文帳に追加

増幅器１０は、入出力端子１９，２０間に接続される半導体１５と、この入力端子１９と半導体１５のゲート端子１５ｃ側との間に直列に接続される共振回路１３と、この共振回路１３に並列に接続される第１の抵抗（Ｒ１）１４とを備える。 - 特許庁

Thus, a drive current supplied from the anode terminal of the thyristor d1 in an ON state becomes currents Ik2 and Ik1 flowing to the collector of an NPN transistor 62 and the side of the collector of a PNP transistor 61 and a current Ig reaching the ground from the gate terminal through the buffer circuit 101 is not generated.例文帳に追加

これにより、オン状態にあるサイリスタｄ１のアノード端子から供給される駆動電流は、ＮＰＮトランジスタ６２のコレクタやＰＮＰトランジスタ６１のコレクタ側に流れる電流Ｉｋ２、Ｉｋ１となって、ゲート端子からバッファ回路１０１を介してグランドへ至る電流Ｉｇは生じない。 - 特許庁

The gate drive circuit as one embodiment disclosed herein includes first and second switching elements connected in series between a power terminal and a reference level terminal, and a voltage at a connecting point between the first and second switching elements is applied to a drive switching element.例文帳に追加

本発明の一態様としてのゲート駆動回路は、電源端子と基準電位端子との間に直列に接続された第１及び第２のスイッチング素子とを有し、前記第１及び第２のスイッチング素子の接続点における電圧を駆動スイッチング素子に供給する。 - 特許庁

The method for manufacturing the resin sealing type semiconductor device is characterized by enabling the control of the filling speed of the resin in a terminal cavity by filling the resin reservoir with resin by opening the movable gate when the terminal cavity is filled with the resin in the transfer molding mold.例文帳に追加

また、本発明による樹脂封止型半導体装置の製造方法は、このトランスファーモールド金型において、末端キャビティに樹脂が充填される際に、可動式ゲートを開き、樹脂溜まりに樹脂を充填させ、末端キャビティ内の樹脂の充填速度を制御することを可能とする。 - 特許庁

In addition, a resistive element R2 and a capacitor C1 are connected in series between the second power terminal T2 and the input part IP in order from the side of the second terminal T2, and a gate electrode of the P channel MOS transistor Q2 is connected to a connection node between the resistive element R2 and the capacitor C1.例文帳に追加

また、第２の電源端子Ｔ２と入力部ＩＰとの間には、第２の電源端子Ｔ２側から抵抗素子Ｒ２およびキャパシタＣ１が順に直列に接続されており、抵抗素子Ｒ２とキャパシタＣ１との接続ノードにＰチャネルＭＯＳトランジスタＱ２のゲート電極が接続される。 - 特許庁

The level ΔV of a feedthrough voltage as a variation component of a driving voltage generated at a drain terminal 1004 of an active element 1001 in switching of an operation state for alternating a select voltage and a non-select voltage to be applied to a gate terminal 1002 is controlled to be within a predetermined range.例文帳に追加

アクティブ素子１００１のゲート端子１００２に印加する選択電圧と非選択電圧とをを切り換える動作状態切り換え時にドレイン端子１００４に生じる駆動電圧の変動成分であるフィードスルー電圧の大きさΔＶを、所定範囲内にする。 - 特許庁

When a signal outputted from an output terminal OT of the inverter INV1 is inputted from an input terminal IT of the inverter INV2T through a signal line 41, the NMOS and PMOS transistors MN2T and MP2T are constituted by an element of gate breakdown voltage higher than that of the other element.例文帳に追加

インバータＩＮＶ１の出力端子ＯＴから出力される信号を、信号線４１を介して、インバータＩＮＶ２Ｔの入力端子ＩＴより入力する場合、上記ＮＭＯＳ，ＰＭＯＳトランジスタＭＮ２Ｔ，ＭＰ２Ｔを、それぞれ、他の素子よりもゲート耐圧の高い素子によって構成する。 - 特許庁

In a resonant gate drive circuit of a voltage-controlled transistor that solves the problem, an inductor for resonance and a resistor are connected to a gate of the voltage-controlled transistor, a gate of a normally-on type voltage-controlled transistor, or a voltage control terminal of a pseudo normally-off element in series and two complementary switching elements that are connected in series are provided in the drive circuit.例文帳に追加

上記課題を解決する電圧制御型トランジスタの共振ゲート駆動回路は、前記型電圧制御型トランジスタのゲートあるいは前記ノーマリオン型電圧制御型トランジスタのゲートあるいは擬似ノーマリオフ素子の電圧制御端子に共振用インダクタと抵抗を直列に接続し、駆動回路には直列接続された相補的な２個のスイッチング素子を備えたことを特徴とするものである。 - 特許庁

Here, an Nch transistor N2 is connected to the gate of the Nch transistor N1, and the gate potential of the Nch transistor N1 is increased by a current flowing to the electrostatic protection element 20 since static electricity is applied to the output terminal Out and resistance counting on the Nch transistor N2 in an on-state from the gate of the Nch transistor N1.例文帳に追加

ここで、ＮｃｈトランジスタＮ１のゲートには、ＮｃｈトランジスタＮ２が接続され、出力端子Ｏｕｔに静電気が印加されることで静電気保護素子２０に流れる電流と、ＮｃｈトランジスタＮ１のゲートからオン状態のＮｃｈトランジスタＮ２を見込んだ抵抗とによって、ＮｃｈトランジスタＮ１のゲートの電位が上昇してＮｃｈトランジスタＮ１のゲート・ドレイン間電圧を所望の値以下に制限するように構成する。 - 特許庁

A wafer inspecting device 200 is the inspection device of the wafer in which a plurality of semiconductor elements 100 are mounted in an adjoining structure in one package, and which has a gate voltage terminal 203 for applying a gate voltage simultaneously to the plurality of the semiconductor elements 100, and a current terminal 202 which measures simultaneously a current between the drain and the sources of the plurality of the semiconductor elements.例文帳に追加

本発明の一態様にかかるウエハ検査装置２００は、１つのパッケージにマウントする複数の半導体素子１００が隣接して形成されているウエハの検査装置であって、複数の半導体素子１００に対して同時にゲート電圧を印加するゲート電圧端子２０３と、複数の半導体素子のドレイン−ソース間電流を同時に測定する電流端子２０２とを有するものである。 - 特許庁

The bias circuit for use with a receiving amplifier is so constructed that a resistor is connected in series between a drain electrode of a field effect transistor and a drain bias terminal, at least two resistors are connected in series between the drain electrode and a gate bias terminal, and a junction connecting two of the two or more series-connected resistors is connected to a gate electrode.例文帳に追加

バイアス回路は、受信用増幅器に用いられるバイアス回路であって、電界効果型トランジスタのドレイン電極とドレインバイアス端子の間に抵抗が直列に接続され、上記ドレイン電極とゲートバイアス端子の間に少なくとも２個以上の抵抗が直列に接続され、上記直列接続された２個以上の抵抗のうち２個の抵抗が接続される接続点を上記ゲート電極に接続する。 - 特許庁

A unit shift register SR is equipped with: a transistor Q1 for supplying a clock signal CLK to an output terminal OUT; a transistor Q3 for charging a gate (node N1) of the transistor Q1 according to activation of an output signal G_k-1 in a preceding stage; and a transistor Q7 having the gate connected to the node N1 via a transistor Q8.例文帳に追加

単位シフトレジスタＳＲは、クロック信号ＣＬＫを出力端子ＯＵＴに供給するトランジスタＱ１と、前段の出力信号Ｇ_k-1の活性化に応じてトランジスタＱ１のゲート（ノードＮ１）を充電するトランジスタＱ３と、トランジスタＱ８を介してノードＮ１に接続したゲートを有するトランジスタＱ７とを備える。 - 特許庁

The clamp operation control circuit 44 includes: a first diode 46 directed from a middle point between the clamp capacitors 34, 36 to a gate of the clamp element 32; a second diode 48 directed from a source terminal of the clamp element 32 to the middle point between the clamp capacitors 34, 36; and a third diode directed from the gate of the clamp element 32 to a drain of the main switching element 16.例文帳に追加

クランプ動作制御回路４４は、クランプコンデンサ３４，３６の中点からクランプ素子３２のゲートに向かう第１ダイオード４６、クランプ素子３２のソース端子からクランプコンデンサ３４，３６の中点に向かう第２ダイオード４８、及びクランプ素子３２のゲートから主スイッチング素子１６のドレインに向かう第３ダイオードを備える。 - 特許庁

The other data (for example, acoustic data) is stored properly in the UIM28 in response to a data volume and a required level of the secrecy to transmit and receive the electronic value safely to/from gate equipment (for example, automatic ticket gate) 40 communicatable with the mobile terminal 20 of the present method.例文帳に追加

そして、その他のデータ（例えば、音声データ）に関しては、データ容量や秘匿性の要求レベルに応じて適宜ＵＩＭ２８に格納することにより、本発明に係る携帯通信端末２０との通信が可能なゲート装置（例えば、自動改札機）４０との間で安全に電子バリューの授受をおこなうことができる。 - 特許庁

Since power ON detection signals PON outputted from a power ON detection circuit 18 to an OR gate 17 are at an L level since it is the ON state of a power source and stop mode signals STOP are at the L level, the OR gate 17 outputs the signals of the L level to the reset terminal of an RS flip-flop 20.例文帳に追加

パワーオン検出回路１８からＯＲゲート１７に出力したパワーオン検出信号ＰＯＮが電源のＯＮ状態であるのでＬレベルで、ストップモード信号ＳＴＯＰがＬレベルであることにより、ＯＲゲート１７は、ＲＳフリップフロップ２０のリセット端子にＬレベルの信号を出力する。 - 特許庁

The protection circuit section 4 is provided between the output buffer circuit 3 and the output terminal PADO, and comprises: resistors R1 to R4; a Pch MOS transistor PP1 the gate and the source of which are connected via a resistor R1; and a Nch MOS transistor PN1 the gate and the source of which are connected via a resistor R3.例文帳に追加

保護回路部４は、出力バッファ回路３と出力端子ＰＡＤＯの間に設けられ、抵抗Ｒ１乃至Ｒ４、抵抗Ｒ１によりゲートとソースが接続されたＰｃｈ ＭＯＳトランジスタＰＰ１、及び抵抗Ｒ３によりゲートとソースが接続されたＮｃｈ ＭＯＳトランジスタＰＮ１から構成されている。 - 特許庁

The semiconductor driver circuit which is optimum for the normally-off junction type FET is proposed by the application of an accurate gate-voltage generation scheme by a Zener diode, the reduction in turn-on loss by a speed-up capacitor, the connection of a capacitor between a gate and a source, and the application of a malfunction-preventing circuit by a source-terminal optimum mounting scheme.例文帳に追加

ツェナーダイオードによる高精度なゲート電圧生成方式やスピードアップコンデンサによるターンオン損失の低減，ゲート・ソース間のコンデンサの接続やソース端子の最適実装方式による誤動作の防止回路を適用することで、ノーマリオフの接合型ＦＥＴに最良な半導体駆動回路を提案する。 - 特許庁

The mixer is provided with a bias circuit where the source of an FET 100 constituting the mixer is grounded through capacitors 108 and 109, and connected to a bias terminal 154, and the gate of the FET 100 is grounded through a resistance 107, and the gate bias of the FET 100 is able to be biased to around a threshold with a single power source.例文帳に追加

ミキサを構成するＦＥＴ１００のソースをコンデンサ１０８，１０９を介して接続するとともにバイアス端子１５４に接続し、またＦＥＴ１００のゲートを抵抗１０７を介して接地し、ＦＥＴ１００のゲートバイアスを単電源でしきい値近傍にバイアス可能とするバイアス回路を備える。 - 特許庁

A feedback loop for controlling a gate voltage generation circuit from a drain terminal through a differential amplifier 2 and controlling the number of conductive storage cells is configured in a storage cell group 1 to control a gate voltage generation circuit 3 such that predetermined drain voltage VRF maintains the drain applied voltage by the differential amplifier 2.例文帳に追加

ドレイン端子から差動増幅器２を介してゲート電圧発生回路を制御して記憶セル群１において導通する記憶セル数を制御するフィードバックループが構成され、差動増幅器２によりドレイン印加電圧が所定ドレイン電圧ＶＲＦに維持されるようにゲート電圧発生回路３が制御される。 - 特許庁

When the water gate monitoring terminal 8 detects an abnormal condition of a water level and the like, the alarm data are automatically transmitted to the monitoring server 17 via the cellular phone 14, and the monitoring server 17 receiving the alarm data calls the cellular phone 18 of the water gate manager for distributing the alarm data via the Internet 15.例文帳に追加

そして、水門監視端末８が水位などの異常を検出すると、携帯電話１４を介して監視サーバ１７に警報データを自動的に送信し、監視サーバ１７はこれを受信すると水門管理者の携帯電話１８に電話をかけて警報データをインターネット１５を介して配信する。 - 特許庁

When the ticket gate 310 reduces, according to a discount permission given to an electronic ticket 200 by the settlement terminal of the store, the traffic fare to be paid by the electronic ticket, the information processor 100 receives reduced amount information showing the reduced amount and the store identification information from the ticket gate 310.例文帳に追加

店舗の決済端末が電子乗車券２００に与えた割引許可に応じて、改札機３１０が、電子乗車券により支払われる交通費を減額した場合には、情報処理装置１００は、改札機３１０から、当該減額分を表す減額情報と店舗識別情報とを受信する。 - 特許庁

To provide an advance information providing system notifying train delay information or road congestion information to a portable communication terminal device of a user before a predetermined time in advance of an mean passage time by recording a passage time through a ticket gate of a station or a toll gate of an automobile way and calculating the mean passage time.例文帳に追加

駅改札の通過時間又は自動車道路の料金ゲート通過時間を記録し、平均の通過時間を算出して、平均通過時間よりも所定時間前に電車遅延情報又は道路混雑情報を利用者の携帯通信端末装置に通知する事前情報提供システムを提供すること。 - 特許庁

A varactor element 7 is connected between a gate bias application terminal 6 of a tip short-circuit stub 2 provided for input impedance matching and ground, the capacitance of the varactor element 7 is changed by adjusting a gate bias voltage so as to equivalently change the electric length of the tip short-circuit stub 2.例文帳に追加

入力インピーダンス整合用に設けた先端短絡スタブ２のゲートバイアス印加端子側６と接地との間に可変容量素子７を接続し、この可変容量素子７の容量値をゲートバイアス電圧値を調整することによって変化させ、先端短絡スタブ２の電気長を等価的に変化させる。 - 特許庁

Thereby, since the resist region 20 is positioned in a scribed line on the peripheral part of a color filter substrate of a panel, the resist region 20 protects the passivation layer 22 and the gate insulating layer 14 from cracking and also protects the gate terminal and the lead wiring from corrosion after a portion of the color filter substrate is removed along the scribed line.例文帳に追加

このレジスト領域２０が、パネルのカラーフィルタ基板の周辺上のスクライブ線に位置するので、レジスト領域２０は、不動態化層２２とゲート絶縁層１４を割れから保護することができ、かつカラーフィルタ基板の一部がスクライブ線に沿って除去された後にゲート端子とリード線を腐蝕から保護することができる。 - 特許庁

A 2nd storing gate 23 arranged on the bottom of the end terminal of a 2nd coin holding part 22 connected to a 2nd exit of a sorting gate to align coins in series one by one is driven by a 2nd solenoid 24 arranged under a 1st coin holding part and the 2nd coin holding part 22 in a holding device body 11.例文帳に追加

振り分けゲートの第２の出口に連設し硬貨を１枚ずつ直列に整列させる第２の硬貨保留部２２の終端底面に設けた第２の収納ゲート２３を、本体１１内において第１の硬貨保留部ならびに第２の硬貨保留部２２の下方に配置した第２のソレノイド２４にて駆動する。 - 特許庁

As a gate and a drain of the driving transistor Tr15 is short circuited by a switch transistor Tr13, the voltage of the terminal of the driving transistor Tr15 side of the hold capacitance C11, that is, a gate voltage of the driving transistor Tr15 side is Vg(Iref) which corresponds to the reference current Iref.例文帳に追加

スイッチトランジスタＴｒ１３によって駆動トランジスタＴｒ１５のゲート・ドレイン間は短絡されているので、保持容量Ｃ１１の駆動トランジスタＴｒ１５側の端子の電圧、すなわち駆動トランジスタＴｒ１５のゲート電圧は基準電流Ｉｒｅｆに相当する電圧であるＶｇ（Ｉｒｅｆ）になる。 - 特許庁

A low-power repeating wave output circuit 21 is provided with a depletion type MOS transistor 27 whose drain is connected to a power supply terminal 25, a first capacitive element 29 connected between a gate and a source of the transistor, a second capacitive element 31 connected between the source and a ground, and an LC oscillator 33 connected to the gate.例文帳に追加

低電力繰り返し波出力回路２１は、ドレインが電源端子２５に接続されたデプリーション型ＭＯＳトランジスタ２７と、トランジスタのゲートとソース間に接続された第一の容量素子２９と、ソースと接地間に接続された第二の容量素子３１と、ゲートに接続されたＬＣ型の発振素子３３とを備える。 - 特許庁

The MOS transistor is provided with a lead frame 21, a pellet 24 packaged on the lead frame 21, source, drain, and gate lead terminals 22, 28 and 29, a drain and a gate, an envelope for sealing the pellet 24 with a resin, and a plate-like connector 27 for connecting the source pellet 24 and the source lead terminal 29 at least.例文帳に追加

リードフレーム２１と、このリードフレーム２１に搭載されたペレット２４と、ソース、ドレイン及びゲート用リード端子２２，２８，２９と、前記ペレット２４を樹脂封止する外囲器と、前記ペレット２４とソース用リード端子２９を少なくとも接続する平板状のコネクター２７とを具備することを特徴とするＭＯＳ型トランジスタ。 - 特許庁

In this voltage controlled oscillation circuit, an oscillation basic circuit is constituted of a first inverter I1 and a PMOS clamp transistor NM3 connected between the first inverter and a power source Vss and a common oscillation frequency control terminal VR1 is connected to the gate of the transistor MN3.例文帳に追加

発振基本回路を第１のインバータＩ1および該第１のインバータと電源Vssとの間に接続したPMOSクランプトランジスタMN3から構成し、該トランジスタMN3ゲートに共通の発振周波数制御端子VR1を接続する。 - 特許庁

The switch group comprises a 1st switch 12 that is interposed between the power line 7 and the gate drive circuit 2 and a 2nd switch 18 that is connected to the drive signal transmission line 15 and an output side terminal.例文帳に追加

スイッチ群は、電源線７とゲート駆動回路２との間に介設される第１スイッチ１２と、駆動信号伝達線１５と出力側端子との間に接続される第２スイッチ１８とから構成されている。 - 特許庁

Thus, the mobile communication terminal can cope with the reduction with only one antenna, by partly modifying the program for a control means for controlling the revision and installation of a logic gate so as to eliminate the need for a large scale in design change.例文帳に追加

これにより、該移動通信端末は、アンテナの削減に伴って、この変更を制御する制御手段のプログラムの一部変更と、論理ゲート設置のみで対応可能となり、大規模な設計変更が不要となる。 - 特許庁

A drive circuit 52 generates a drive signal DS for driving a transistor 51, in accordance with the control signal CS of the control circuit 53 and outputs the drive signal DS from an output terminal 52c, to apply a voltage to the gate of the transistor 51.例文帳に追加

駆動回路５２は、制御回路５３の制御信号CSに従い、トランジスタ５１を駆動するための駆動信号DSを生成し、その駆動信号DSを出力端子５２ｃから出力してトランジスタ５１のゲートに印加する。 - 特許庁

A drain D of an nMOSFET 11 (or pMOSFET 12) and the input of an inner device are connected to an input terminal Vin, and the source S and gate of the nMOSFET 11 are both connected to a ground GND (or a power supply Vdd).例文帳に追加

入力端子ＶinにはｎＭＯＳＦＥＴ１１（またはｐＭＯＳＦＥＴ１２）のドレインＤおよび内部素子の入力部が接続され、ソースＳとゲートＧは共にグランドＧＮＤ（または電源Ｖdd）に接続されている。 - 特許庁

The main current path (drain-source or collector-emitter) of a transistor 12 for clamping voltage is connected in series with the output terminal 9 of the driving IC 1, and a specified voltage is applied to the control electrode (gate or base).例文帳に追加

駆動用ＩＣ１の出力端子９に、電圧クランプ用トランジスタ１２の主電流路（ドレイン−ソース又はコレクタ−エミッタ）を直列接続し、その制御電極（ゲート又はベース）に所定電圧を印加する。 - 特許庁

A capacitor C4 of a trigger circuit SL of a shunt transistor 40 connected to the gate terminal G of a switching MOSFET 30 is connected to a current detection resistor R4, which detects a drain current of the FET 30.例文帳に追加

スイッチング用ＭＯＳＦＥＴ３０のゲート端子Ｇに接続されたシャント用トランジスタ４０のトリガ回路ＳＬのコンデンサＣ４を、前記ＦＥＴ３０のドレイン電流を検出する電流検出抵抗Ｒ４と接続する。 - 特許庁

After the metal fuse 12 is blown, the diode 20 regulates the current flow, and the potential at the input of the inverter gate 18 is made to hold at H-level, no matter what the test fuse terminal 14 level may be.例文帳に追加

メタルヒューズ１２の切断後には、ダイオード２０によって電流の通電が規制されるので、テストヒューズ端子１４がどのようなレベルであってもインバータゲート１８の入力端子側の電位がＨレベルに維持される。 - 特許庁

The gate terminal board 1 of a GCT thyristor 90, the connection board 70 of a driving device and a cathode electrode plate 10 are sandwiched between a pair of metal rings 7A, 7C which are tightened by a screw 8.例文帳に追加

ネジ８によって互いに締結された一組の金属リング７Ａ，７Ｃによって、ＧＣＴサイリスタ９０のゲート端子板１、駆動装置の接続基板７０、および、カソード電極板１０が挟まれている。 - 特許庁

An unit shift register SR includes a transistor Q1 supplying to an output terminal OUT, a transistor Q3 charging a node N1 to which a gate of the transistor Q1 is connected, and a transistor Q5 discharging the node N1.例文帳に追加

単位シフトレジスタＳＲは、出力端子ＯＵＴに供給するトランジスタＱ１と、トランジスタＱ１のゲートが接続するノードＮ１を充電するトランジスタＱ３と、ノードＮ１を放電するトランジスタＱ５を備える。 - 特許庁

When a user P passes through a gate 10, in an area A, only the processing is performed of reading identification information and ticket examination information from a wireless terminal 40 and determining whether to permit the passage according to the ticket examination information.例文帳に追加

利用者Ｐがゲート１０を通過する時には、エリアＡにおいて無線端末４０から識別情報および改札情報を読み取り、改札情報に基づいて通行可否を判定する処理のみを行う。 - 特許庁