「Gate terminal」に関連した英語例文の一覧と使い方(29ページ目) - Weblio英語例文検索

The second reservation information is transmitted to the mobile terminal 40 by an electronic mail, displayed information is read when the user M presents a display screen corresponding to the second reservation information of the mobile terminal 40, and is collated with the registered second reservation information, and a gate device 22 is opened when in accordance.例文帳に追加

さらに、第２の予約情報が携帯端末40へ電子メールで送信され、利用者Ｍが携帯端末40の第２の予約情報に対応した表示画面を提示したとき、表示されている情報が読み取られ、登録されている第２の予約情報と照合され、一致する場合にゲート装置22が開放される。 - 特許庁

In the channel protective film forming process, light is emitted from the lower surface side of a transparent substrate and the upper surface side of the mask sheet, thereby developing a positive photoresist of a part superposed on the light-shielding part for the protective film and a gate electrode and a part superposed on the light-shielding part for the terminal and the input terminal to remain.例文帳に追加

チャネル保護膜形成工程では、透明基板の下面側及びマスクシートの上面側からそれぞれ光を照射して保護膜用遮光部及びゲート電極に重ねられた部分と端子用遮光部及び入力端子に重ねられた部分とのポジ型フォトレジストを現像し残存させる。 - 特許庁

In an MISFETQ_N1 to an MISFETQ_N5 constituting a TX shunt transistor SH (TX), the gate width Wg is configured to be widened as it goes from the MISFETQ_N5 connected to the side close to a GND terminal to the MISFETQ_N1 connected to the side close to a transmission terminal TX.例文帳に追加

ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱ_Ｎ１〜ＭＩＳＦＥＴＱ_Ｎ５において、ＧＮＤ端子に近い側に接続されたＭＩＳＦＥＴＱ_Ｎ５から送信端子ＴＸに近い側に接続されたＭＩＳＦＥＴＱ_Ｎ１になるに連れて、ゲート幅Ｗｇが大きくなるように構成されている。 - 特許庁

A parking lot terminal 20 reads the member's card when the member enters the parking lot, and opens an entrance gate to let a vehicle park when the member enters the parking lot within the reserved time, and reads the member's card when the member leaves the parking lot, and transmits the parking time and the parking fee to the reservation center terminal.例文帳に追加

駐車場端末２０は会員の入場時に会員証を読み取り、且つ、予約時間内の入場であった時に入場ゲートを開いて車両を駐車させると共に、会員の退場時には会員証を読み取って駐車時間と駐車料金を予約センター端末に送信する。 - 特許庁

In the input/output protection circuit which is provided with a P-channel MOS transistor 34 connected between an input terminal 30 and a power source line 32, and an N-channel MOS transistor 35 connected between the input terminal 30 and a grounding wire 33, both gate electrodes 34a and 35a of the transistors 34 and 35 are in floating states.例文帳に追加

入力端子３０と電源線３２との間に接続されたＰチャネルＭＯＳトランジスタ３４と、入力端子３０と接地線３３との間に接続されたＮチャネルＭＯＳトランジスタ３５とを備えた入力／出力保護回路において、トランジスタ３４，３５のゲート電極３４ａ，３５ａがともにフローティング状態にある。 - 特許庁

The one ends of a first clip 30 and a second clip 31 are placed on low-melting solders 23c and 23d of a second lead terminal 14 and a third terminal 15, respectively, and the other ends of the clips 30 and 31 are placed on the low-melting solders 23a and 23b of a source electrode 21 and a gate electrode 22, respectively.例文帳に追加

第１および第２のクリップ３０、３１の一方端部を、第２および第３のリード端子１４、１５の低融点半田２３ｃ、２３ｄ上にそれぞれ載置し、且つ第１および第２のクリップ３０、３１の他方端部を、ソース電極２１およびゲート電極２２の低融点半田２３ａ、２３ｂ上にそれぞれ載置する。 - 特許庁

By this packaging, an input/output terminal CL2 of a gate driver group 2 end part side of the driver GDm, an input terminal RL2 and power supply terminals VDD2.VCC2 and GND2 are connected to a controller 4 and a clock signal CLG, a selection signal and a power voltage are transmitted in the direction from the driver GDm to the driver GD1.例文帳に追加

この実装によりゲートドライバＧＤｍのゲートドライバ群２端部側の入出力端子ＣＬ２、入力端子ＲＬ２、および電源端子ＶＤＤ２・ＶＣＣ２・ＧＮＤ２をコントローラ４に接続し、クロック信号ＣＬ_G 、選択信号ＲＬ_G 、および電源電圧をゲートドライバＧＤｍからゲートドライバＧＤ１の方向へ伝搬させる。 - 特許庁

For example, a resistor R4 is provided between the gate of an output transistor Q3 and a predriver circuit PD, a first clamp circuit comprising ZD1 and ZD2 is provided between one end of R4 and a source terminal S of Q3, and a second clamp circuit comprising ZD3 and ZD2 is provided between the other end of R4 and the source terminal S.例文帳に追加

例えば、出力トランジスタＱ３のゲートとプリドライバ回路ＰＤの間に抵抗Ｒ４を設け、Ｒ４の一端とＱ３のソース端子Ｓとの間にＺＤ１，ＺＤ２からなる第１クランプ回路を設け、Ｒ４の他端とソース端子Ｓとの間にＺＤ３，ＺＤ２からなる第２クランプ回路を設ける。 - 特許庁

In the manufacturing method of the semiconductor device 1, a first removing process is started in a gate electrode layer 4A on a semiconductor substrate 2, then, the terminal of the first removing process is detected, and the time of a second removing process of a next stage different in a processing condition from the first removing process is determined based on the terminal time.例文帳に追加

半導体装置１の製造方法において、半導体基板２上のゲート電極層４Ａにおいて第１の除去処理を開始し、この第１の除去処理の終点を検出し、この終点時間に基づき、第１の除去処理に対して処理条件が異なる次段の第２の除去処理の時間を決定する。 - 特許庁

A terminal circuit 13 is provided in another terminal D of the transmission line 12 and ringing is suppressed by applying a high potential VH and a low potential VL to the transmission line 12 respectively after the transition of the input signal from a low level to a high level and while the transfer gate 11 is off after the transition from the high level to the low level.例文帳に追加

伝送線路１２の他端Ｄには、終端回路１３が設けられ、入力信号の低レベルから高レベルへの遷移後、及び高レベルから低レベルへの遷移後の転送ゲート１１がオフの期間にそれぞれ、伝送線路１２に高電位ＶＨ及び低電位ＶＬを与えて、リンギングを抑制する。 - 特許庁

To enhance reliability of a gate terminal/wiring and a drain terminal/wiring by preventing progress of wiring corrosion from the cut surface of an inner element region even after the inner element region is completed and the inner element region is separated from a electrostatically protective wiring and a electrostatically protective element, in a manufacturing step of a thin film transistor substrate.例文帳に追加

薄膜トランジスタ基板の製造工程中において、内部素子領域が完成し、内部素子領域を静電保護配線及び静電保護素子から切り離した後でも、内部素子領域の切断面から配線腐食が進行を防止し、ゲート端子／配線及びドレイン端子／配線の信頼性を向上させる。 - 特許庁

Furthermore, the cover part 15 and a cover part 16, that covers an anode terminal 5 and a gate terminal 8 on a support 11, are formed from a second silicon-containing curable composition, in which alumina fine particles having a grain size of 20 μm are blended as insulated ceramics in the first silicon-containing curable composition at a volume filling factor of 50%.例文帳に追加

また、被覆部１５および支持体１１上のアノード端子５,ゲート端子８を覆う被覆部１６が、上記第１の珪素含有硬化性組成物に絶縁性セラミックスとして粒径２０μｍのアルミナ微粒子を５０％の体積充填率で配合した第２の珪素含有硬化性組成物で形成されている。 - 特許庁

The preamplifier circuit is provided with a FET 57 whose source electrode connects to an output terminal 205, whose gate electrode connects to a node 208 and whose drain electrode connects to a complementary output terminal 204 of a differential amplifier circuit that receives an output signal of a 1st stage inverting amplifier circuit and uses an output of an integration circuit averaging the input signal for a reference signal.例文帳に追加

初段反転増幅回路の出力信号を入力とし、その信号を平均化した積分回路の出力を参照信号として用いる差動増幅回路の相補出力端子204 にドレイン電極が、出力端子205 にソース電極が、節点208 にゲート電極が夫々接続されたＦＥＴ57を設ける。 - 特許庁

The thin-film transistor circuit is provided with shaping circuits CH and CL bringing all of the first and second transistors T1 and T2 into the OFF-state by making the gate potential different, in such a manner as to distribute the voltage between the source terminal N1 and the drain terminal N2 to the first and second transistors T1 and T2 approximately equally.例文帳に追加

ＴＦＴ回路はさらにソース端子Ｎ１およびドレイン端子Ｎ２間の電圧が第１および第２のトランジスタＴ１，Ｔ２にほぼ均等に配分されるようにゲート電位を異ならせて第１および第２のトランジスタＴ１，Ｔ２の全てを少なくともオフさせる整形回路ＣＨ，ＣＬを備える。 - 特許庁

When a vehicle 125 enters into a road A 121 as an expressway, an entrance side exclusive gate 116_INA detects the entrance and asks a user of a user terminal 103 acceptance of distribution of advertisements, and when the distribution is accepted, an advertisement distribution center 106 distributes information such as advertisements to the user terminal 103.例文帳に追加

車両１２５が高速道路としてのＡ道路１２１に入ると入側専用ゲート１１６_ＩＮＡがこれを検出して利用者端末１０３の使用者に広告の配信の可否を尋ね、可とされた場合には広告配信センタ１０６が広告等の情報を利用者端末１０３に配信する。 - 特許庁

The sample-hold circuit includes: an operational amplifier; a sampling capacitor provided between an input node of the sample-hold circuit and a summing node that is a node of a first input terminal of the operational amplifier; and a feedback switch element provided between an output terminal and the summing node of the operation amplifier and constructed with a transfer gate.例文帳に追加

サンプルホールド回路は、演算増幅器と、サンプルホールド回路の入力ノードと演算増幅器の第１の入力端子のノードであるサミングノードとの間に設けられたサンプリング用キャパシタと、演算増幅器の出力端子とサミングノードとの間に設けられ、トランスファーゲートにより構成される帰還用スイッチ素子を含む。 - 特許庁

A cell block MCBij constituted so that a plurality of unit cells in which both ends of a ferroelectric capacitor are connected to a source and a drain of a transistor are connected in series, one end is connected to a first terminal A through a selection gate and the other end is connected to a second terminal are arranged in a matrix state, so that a cell array 1 is constituted.例文帳に追加

トランジスタのソース、ドレインに強誘電体キャパシタの両端を接続してなる複数のユニットセルが直列接続され、その一端が選択ゲートを介して第１の端子Ａに接続され他端が第２の端子Ｂに接続されて構成されたセルブロックＭＣＢｉｊがマトリクス配列されてセルアレイ１が構成される。 - 特許庁

The three terminal-type magnetoresistance effect element includes: a first ferromagnetic layer; a second ferromagnetic layer having a larger magnetic coercive force than that of the first ferromagnetic layer; a nonmagnetic material of which the film thickness provided between the first ferromagnetic layer and the second ferromagnetic layer monotonously changes; and a gate electrode provided on the first ferromagnetic layer via a gate insulating film.例文帳に追加

第１の強磁性体層と、前記第１の強磁性体層より保磁力の大きな第２の強磁性体層と、前記第１の強磁性体層と前記第２の強磁性体層との間に設けられた膜厚が単調に変化する非磁性体と、前記第１の強磁性体層上にゲート絶縁膜を介して設けられたゲート電極とを設ける。 - 特許庁

One or more of the passivation layers 18, 20 can be removed using interfaces between the layers as the etch stop so that a distance between a gate terminal 38 and the semiconductor device layer 14 can be tightly controlled, where the distance can be made very small to improve device performance and reduce the gate current leakage.例文帳に追加

層の間の境界面をエッチストップとして使用することにより１つ又はより多くの不動態化層１８、２０を除去し、ゲート端子３８と半導体デバイス層１４間の距離を正確に制御することができるようにし、この距離はデバイスの性能を向上させ且つゲート電流の漏れを減少させるよう極めて短くすることができる。 - 特許庁

Also, the gate electrode of the switching transistor Mpv is connected to an inversion output terminal of an INV circuit 4, a reversed control signal ct1b is supplied as an active signal Active, and a control signal ct1 from a control circuit is supplied directly to a gate electrode of the ground transistor Mnv as the active signal Active.例文帳に追加

また、スイッチングトランジスタＭｐｖのゲート電極はＩＮＶ回路４の反転出力端子と接続され、反転した制御信号ｃｔ１ｂがアクティブ信号Ａｃｔｉｖｅとして供給され、接地トランジスタＭｎｖのゲート電極には、コントロール回路からの制御信号ｃｔ１が直接にアクティブ信号Ａｃｔｉｖｅとして供給されている。 - 特許庁

It discharges accumulation charge of the transistor TR2 through the light emitting element 12, and is held at the threshold voltage of the transistor TR2 by supplying lowering of voltage between the gate sources by lowering of terminal voltage due to discharge of the accumulation charge of the light emitting element 12 after the voltage between the gate sources lowers down to the threshold voltage of the transistor TR2.例文帳に追加

発光素子１２を介してトランジスタＴＲ２の蓄積電荷を放電させ、そのゲートソース間電圧がトランジスタＴＲ２のしきい値電圧にまで低下した後においては、このゲートソース間電圧の低下を発光素子１２の蓄積電荷の放電による端子電圧の低下により補ってトランジスタＴＲ２のしきい値電圧に保持する。 - 特許庁

When a plurality of terminals 502, 503 based on H.323 connected to a communication network (an Internet channel 504, a public channel 505) route a gate keeper 507 to conduct communication in compliance with the H.323 connection protocol, the gate keeper 507 records information sent/received at exchange of the terminal capabilities conducted between the terminals 502 and 503.例文帳に追加

通信ネットワーク網（インターネット回線５０４、公衆回線５０５）に接続された複数のＨ．３２３準拠端末５０２、５０３間でゲートキーパ５０７をルーティングして、Ｈ．３２３接続手順により通信を行う場合に、ゲートキーパ５０７が端末５０２、５０３間で行われる端末能力交換時に送受される情報を記録する。 - 特許庁

Also, a Zener diode 16 is connected between the gate and a potential point (the drain of an FET 8) which is made equal to the terminal voltage of the resistance element 5 in a current path at an FET 9 side of the output side mirror pair 19 so that a negative feedback path on which currents running through the gate of the FET 13 are made to flow in the potential point can be formed.例文帳に追加

また、前記ゲートと、出力側ミラー対１９のＦＥＴ９側の電流経路中で、抵抗素子５の端子電圧に等しくなる電位点（ＦＥＴ８のドレイン）との間にツェナーダイオード１６を接続することで、ＦＥＴ１３のゲートを介して流れる電流を前記電位点に流入させる負帰還経路を形成する。 - 特許庁

It includes a clamp operation control circuit 9 which disables beforehand the operation of a clamp circuit 8 at normal times, and enables the operation of the clamp circuit 8 at earlier timing than that of a drive signal that is sent out to the gate terminal G of a switch Sw3 from a gate driving circuit 7 when an abnormal condition detection signal is output from an abnormal condition detecting circuit 6.例文帳に追加

正常時は、クランプ回路８の動作を無効としておき、異常検出回路６から異常検出信号が出力されたときはゲート駆動回路７からスイッチＳｗ３のゲート端子Ｇに送出される駆動信号より早いタイミングでクランプ回路８の動作を有効とするクランプ動作制御回路９を備えた。 - 特許庁

A gate bias potential VREF to be applied to the gate terminal of the MOS transistor 15 is set at a potential to be outputted from the sixth n-channel MOS transistor 52 of a regulator 2, and fallen from a high-potential side power supply potential VDD by the potential difference between a low-potential side power supply potential VSS and the threshold of the n-channel MOS transistor.例文帳に追加

第１のＰチャネルＭＯＳトランジスタ１５のゲート端子に印加するゲートバイアス電位ＶＲＥＦを、レギュレータ２の第６のＮチャネルＭＯＳトランジスタ５２から出力される、低電位側電源電位ＶＳＳとＮチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位ＶＤＤから降下した電位とする。 - 特許庁

The charge control circuit 6 and the discharge control circuit 7 are constituted of three current injection circuits 61 to 63 and three current discharging circuits 71 to 73, respectively, and connected to the gate terminal of the semiconductor switch Q3.例文帳に追加

充電制御回路６と放電制御回路７は、それぞれ３個の電流注入回路６１〜６３と３個の電流放出回路７１〜７３とから構成され、いずれも半導体スイッチＱ３のゲート端子に接続されている。 - 特許庁

The potential of TERM1 which is an input/output terminal of the analog switch, the potential of TERM2, and the well and gate potentials of an NMOS switch element are synchronized through level shift buffers 2 and 3 to cancel parasitic capacitance between them.例文帳に追加

アナログスイッチの入出力端であるTERM１の電位とTERM2の電位とNMOSスイッチ素子のウェル電位とゲート電位をレベルシフトバッファ２及び３を介して同期して動作させることによりそれぞれの間にある寄生容量をキャンセルする。 - 特許庁

To solve the problem in which: a driving device of a switching element is unable to handle intermediate voltage anomalies in which conduction control terminal voltage of a voltage-controlled switching element S*# becomes lower than output voltage (gate applied voltage VgH) of a series regulator 22 under normal conditions.例文帳に追加

電圧制御形のスイッチング素子Ｓ＊＃の導通制御端子の電圧が正常時におけるシリーズレギュレータ２２の出力電圧（ゲート印加電圧ＶｇＨ）よりも低くなる中間電圧異常に対処できないこと。 - 特許庁

The connection electrode 8 is extended so as to be established in parallel to a source signal line 6, and a conduction layer 16 is formed at a terminal part of the connection electrode 8 and a protruding part of the source signal line 6 so as to be superposed through a gate insulation film.例文帳に追加

接続電極８がソース信号線６に併設するように延長され、接続電極８の終端部とソース信号線６の突出部に、ゲート絶縁膜を介して重なるように、導電層１６を形成する。 - 特許庁

A result of interpolation calculation is sent to a signal selection part 136 as an interpolation delay signal POD and is outputted from a terminal C of the signal selection part 136 in a period when a level of a gate delay signal GTD is "H".例文帳に追加

補間計算の結果は、補間遅延信号ＰＯＤとして、信号選択部１３６へ向けて送られ、ゲート遅延信号ＧＴＤのレベルが“Ｈ”の期間に渡って、信号選択部１３６のＣ端子から出力される。 - 特許庁

If the voltage of the current limit value exceeds the source terminal voltage of the MOS transistor 17, the amplifier 9 cannot maintain the imaginary ground; a lower limit voltage that can be outputted is then applied to the gate terminals of the MOS transistors 16, 17.例文帳に追加

ただし電流制限値の電圧がＭＯＳトランジスタ１７のソース端子電圧を超えると増幅器９は仮想接地を維持できず、出力可能な下限電圧をＭＯＳトランジスタ１６，１７のゲート端子へ印加する。 - 特許庁

This circuit is equipped with a state detecting circuit 6 which is connected to a drain of the FET and outputs a detection signal to the first input terminal I1 of the CPU, and a predrive circuit state detecting circuit 6 which monitors a gate voltage of the FET.例文帳に追加

そのＦＥＴのドレインに接続されかつＣＰＵの第１入力端子Ｉ１に検出信号を出力する状態検出回路６と、ＦＥＴのゲート電圧を監視するプリドライブ回路状態検出回路６を設ける。 - 特許庁

A write prohibition controller 12 in the HDC 10 monitors the write gate signal WG2 inputted via the terminal 102, and detects whether write for the disk is indicated in a state the write for the disk is prohibited.例文帳に追加

ＨＤＣ１０内の書き込み禁止コントローラ１２は、端子１０２を介して入力されるライトゲート信号ＷＧ２を監視し、ディスクへの書き込みを禁止すべき状態で当該ディスクへの書き込みが指示されているかを検出する。 - 特許庁

The drain of this first N-type transistor N1 is connected to the another terminal of the capacitor, the source is connected to the drain of the second transistor N2, further, the gate is connected to a second voltage Va which is higher than the first voltage.例文帳に追加

この第１のＮ型トランジスタＮ１は、ドレインをコンデンサの他方の端子に接続し、ソースを前記第２のＮ型トランジスタＮ２のドレインに接続し、さらに、ゲートを第１の電圧よりも高い第２の電圧Ｖａに接続している。 - 特許庁

A transistor QPd of the output stage circuit 26 is turned on, by being applied with gate voltage V_LOW2 from the prestage circuit 24a, to output a current responsive to the voltages V_DD and Vgs=V_DD-V_LOW2 to the output terminal Vout.例文帳に追加

出力段回路２６のトランジスタＱPdは前段回路２４ａからゲート電圧Ｖ_ＬＯＷ２を印加されてオンし、出力端子Ｖoutに電圧Ｖ_ＤＤ、かつＶgs＝Ｖ_ＤＤ−Ｖ_ＬＯＷ２に応じた電流を出力する。 - 特許庁

A depletion transistor of an ED type reference voltage is constituted of a plurality of depletion transistors connected in series, and a gate terminal of a cascode depletion transistor is connected to the connection point of the depletion transistors of the ED type reference voltage.例文帳に追加

ＥＤ型基準電圧のデプレッショントランジスタを直列に接続した複数のデプレッショントランジスタで構成し、カスコード用デプレッショントランジスタのゲート端子をＥＤ型基準電圧のデプレッショントランジスタの接続点に接続する構成とした。 - 特許庁

To eliminate the need for a directional coupler by utilizing the source (or drain) terminal of an FET constituting the transmission side FET switch circuit of a high frequency switch circuit, and the leakage of a high frequency signal caused by parasitic capacitance between gate terminals.例文帳に追加

高周波スイッチ回路の送信側ＦＥＴスイッチ回路を構成するＦＥＴのソース（またはドレイン）端子とゲート端子間の寄生容量による高周波信号の漏れを利用することにより方向性結合器を不要とする。 - 特許庁

The gate electrode terminal of the switching element 5a is connected to an AC output line LA via a clamp transistor 63, and that of the switching element 5d to a low-position DC power supply line LL via another clamp transistor 64.例文帳に追加

スイッチング素子５aのゲート電極端子はクランプトランジスタ６３を通じて交流出力ラインＬＡに接続され、スイッチング素子５dのゲート電極端子はクランプトランジスタ６４を通じて低位直流電源ラインＬＬに接続される。 - 特許庁

When the high potential power supply voltage HVDD exceeds a threshold voltage, a p-channel MOS transistor of the latch circuit 23 is turned on, and the high potential power supply voltage HVDD is applied through a connecting node PG to a gate terminal of a transistor P41.例文帳に追加

高電位電源電圧ＨＶＤＤがスレッショルド電圧を超えると、ラッチ回路２３のｐチャンネルＭＯＳトランジスタがオンして、接続ノードＰＧを介してトランジスタＰ４１のゲート端子に高電位電源電圧ＨＶＤＤを印加する。 - 特許庁

When the thyristor d1 emits light, the PMOS transistor 112 is turned off, the PMOS transistor 113 is turned on, and the potential of the gate terminal G of the light emitting thyristor d1 becomes a potential almost equal to the threshold voltage Vt of the PMOS transistor.例文帳に追加

サイリスタｄ１を発光させる場合、ＰＭＯＳトランジスタ１１２はオフ、ＰＭＯＳトランジスタ１１３はオンとなって、発光サイリスタｄ１のゲート端子Ｇの電位はＰＭＯＳトランジスタの閾値電圧Ｖｔに略等しい電位になる。 - 特許庁

Facility 2 exclusively for checking damage of the container is provided outside of the container terminal 4, and the information about the results of checking of damage of the container in the facility is recorded in a recording medium 1 which is attached to the container 5 to read the information at the carry-in gate 3.例文帳に追加

コンテナターミナル４外にコンテナダメージチェック専用施設２を設け、そこでのコンテナダメージチェックの結果等の情報を記録媒体１に記録してコンテナ５に取り付け、搬入ゲート３において当該情報を読み取る。 - 特許庁

Similarly, when a current is applied to the MOSFET 6, a transistor 39 is turned on and the potential of an output terminal of a driving circuit 11 is reduced to near the potential of the power supply line 3, thus, a gate driving signal SG2 is in a state of off-driving signal.例文帳に追加

同様に、ＭＯＳＦＥＴ６に電流が流れると、トランジスタ３９がオンして駆動回路１１の出力端子を電源線３の電位付近にまで引き下げるので、ゲート駆動信号ＳG2はオフ駆動の信号状態となる。 - 特許庁

A signal output transistor gate provided on a terminal for sending an overcharge detection signal includes a control circuit for giving potential to turn off a signal output transistor at a voltage lower than or equal to the minimum circuit motion voltage.例文帳に追加

回路の最低動作電圧以下の電圧において、過充電検出信号を送信するための端子に設けられた信号出力トランジスタのゲートに、信号出力トランジスタをオフする電位を与える制御回路を設けた。 - 特許庁

An automatic ticket gate machine 1 includes human body communication pads 5A-5D and obtains passage determination information via one of the human body communication pads 5A-5D from a human body communication terminal 25 carried by the passenger facing the human body communication pad.例文帳に追加

自動改札機１は、人体通信パッド５Ａ〜５Ｄを備え、人体通信パッド５Ａ〜５Ｄのいずれかを介して、その人体通信パッドに対面する通行者が保持する人体通信端末２５から通行判定情報を取得する。 - 特許庁

The output signal is given to the output buffer 43A via a logic gate 41 together with a port control signal which is output for controlling the external signal terminal 42 when the CPU is in operation.例文帳に追加

そして、前記出力信号は、前記ＣＰＵが動作している期間に前記外部信号端子４２を制御するために出力されるポート制御信号と共に、論理ゲート４１を介して前記出力バッファ４３Ａに与えられる。 - 特許庁