「MOS surface」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

An MOS gate trench device has on-resistance reduced by forming a strained SiGe layer on a silicon surface of trench in a thickness smaller than about 13nm, and forming thin (30nm or smaller than 30nm) layer of silicon epitaxially deposited on the SiGe layer by which an epilayer is converted to a gate oxide layer.例文帳に追加

ＭＯＳゲートトレンチ素子は、トレンチのシリコン表面にひずんだＳｉＧｅ層を約１３ｎｍよりも小さな厚さに形成し、エピ層がゲート酸化物層に転化されるＳｉＧｅ層にエピタキシャル堆積されたシリコンの薄い（３０ｎｍ又はそれよりも薄い）層を形成することによって、減少されたオン抵抗を有する。 - 特許庁

The MOS active element includes first and second semiconductor regions a1, b1 formed while being isolated from each other in a surface area of the well region, an insulating film formed on the well region between the first and second semiconductor regions, and a gate conductor layer formed on the insulating layer.例文帳に追加

ＭＯＳ型能動素子は、前記ウェル領域の表面領域に互いに離隔して形成された第１，第２の半導体領域ａ１，ｂ１、前記第１，第２の半導体領域間の前記ウェル領域上に形成された絶縁膜、及び前記絶縁膜上に形成されたゲート導電体層を有する。 - 特許庁

In the semiconductor device having a trench isolation structure, at least one well region and a MOS type transistor are formed at the high supply voltage circuit portion, and a pair of carrier capture regions for preventing latchup are formed and arranged on an under surface of a trench isolation region in the vicinity of an end of the well region.例文帳に追加

トレンチ分離構造を有する半導体装置において、高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタが形成されて成り、ウエル領域の端部近傍のトレンチ分離領域下面にラッチアップを防止するための一対のキャリア捕獲領域を形成し配置する。 - 特許庁

To provide a method for manufacturing a semiconductor device capable of manufacturing a thin low resistance metallic film on the surface of a silicon layer in a source region and a drain region at the time of forming a field effect transistor in an MOS configuration, and increasing the operating efficiency of the transistor.例文帳に追加

本発明は、ＭＯＳ構造の電界効果型トランジスタを形成するに際し、ソース領域およびドレイン領域のシリコン層の表層部に薄い低抵抗金属膜を製造することができ、トランジスタの動作効率を高めることができる半導体装置の製造方法を提供することを課題とする。 - 特許庁

The MOS power transistor is formed on the front surface of a heavily-doped substrate of the first conductivity-type and includes alternate drain and source arrays of a second conductivity-type separated by a channel, conductive fingers, covering source fingers and drain fingers and a second metal layer connecting all drain metal fingers and covering the entire source/drain structure.例文帳に追加

ＭＯＳパワートランジスタは第１導電型の重くドープした基板の前表面に形成され、チャネルにより分離される第２導電型のドレインとソースの交互配列と、ソース指とドレイン指を覆う導電指と、全てのドレイン金属指を接続し、ソース−ドレイン構造の全体をカバーする第２金属層とをふくむ。 - 特許庁

A light-receiving element 70 is composed of a PDSOI transistor (MOS transistor) in which a gate electrode 72 is formed on the surface of a p-type silicon layer 15 used as a channel body via a gate insulation film 71, and a source diffusion layer 73 and a drain diffusion layer 74 are formed to a depth reaching the insulation film 14.例文帳に追加

受光素子７０は、ｐ型シリコン層１５をチャネルボディとして、その表面にゲート絶縁膜７１を介してゲート電極７２が形成され、絶縁膜１４に達する深さにソース拡散層７３およびドレイン拡散層７４が形成された、ＰＤＳＯＩトランジスタ（ＭＯＳトランジスタ）により構成されている。 - 特許庁

In a P channel MOS transistor having a P+ type source diffusion layer 22 and an N well region 12 both having an identical potential, for example, the source diffusion layer 22 and an N+ type substrate diffusion layer 23 of a diffusion region different in type from the layer 22 are formed on a surface of the N well region 12 at a location corresponding to the source region.例文帳に追加

たとえば、Ｐ^+ 型ソース拡散層２２とＮウェル領域１２とが同電位になるＰチャネルＭＯＳトランジスタにおいては、Ｎウェル領域１２の表面部のソース領域に対応する部位に、ソース拡散層２２と、ソース拡散層２２とは異種拡散領域となるＮ^+ 型基板拡散層２３とを形成する。 - 特許庁

In order to solve the problem, the MOS semiconductor device is provided with a gate insulating film formed on the surface of a semiconductor region on an insulating supporting substrate, a gate electrode arranged so as to be contacted with the semiconductor region through the gate insulating film, a source electrode and a drain electrode.例文帳に追加

上記の課題を解決するため、絶縁性支持基板上の半導体領域の表面に形成されたゲート絶縁膜と、ゲート絶縁膜を介して前記半導体領域に接するように配置されたゲート電極と、ソース電極と、ドレイン電極を有するＭＯＳ型半導体装置を提供する。 - 特許庁

A photoresist is removed from a nitride film at a position where the gate electrode of an HV-MOS is formed, and boron ions are implanted into the surface layer of a P well region 2 at a part 9 which serves as a second P well region penetrating through both a nitride film 4 and an oxide film 3, using the residual photoresist 8 as a mask.例文帳に追加

工程Ｄにおいて、ＨＶ−ＭＯＳのゲート電極を形成する箇所の窒化膜上のフォトレジストを除去し、それ以外のフォトレジスト８をマスクに、第２ｐウエル領域となる箇所９に、窒化膜４と酸化膜３を貫通し、ｐウエル領域２の表面層にボロンをイオン注入する。 - 特許庁

The IGBT on a surface of which a MOS structure is formed is provided with a collector electrode 12 formed on the rear side of the IGBT; a group of p^+-type collector regions 22 distributed and arranged on the collector electrode 12, and insulation layers 14 each being formed to a gap between the p^+-type collector regions 22 on the collector electrode 12.例文帳に追加

表面部にＭＯＳ構造が形成されているＩＧＢＴにおいて、その裏面側にコレクタ電極１２と、そのコレクタ電極１２上に分散配置されているｐ^＋型コレクタ領域２２群と、コレクタ電極１２上のｐ^＋型コレクタ領域２２間の間隙に形成されている絶縁層１４を備えている。 - 特許庁

With the use of a mis-orientated wafer 10 with a plurality of steps 11 and terraces 12 formed by rearranged surface silicon atoms, a MOS field-effect transistor is structured with a very thin crystalline silicon dioxide film 15 which is grown epitaxially on the terrace 12 of the wafer 10 as a gate insulating film.例文帳に追加

表面シリコン原子の再配列によって形成した複数のステップ１１およびテラス１２を有するミスオリエンテーション基板１０を用いて、その基板１０のテラス１２上にエピタキシャル成長させた極薄の結晶質二酸化シリコン膜１５をゲート絶縁膜としてＭＯＳ電界効果型トランジスタを構成する。 - 特許庁

A storage node 1 connected electrically to one of source/drain regions 12 of a MOS transistor 20 is formed along a sidewall and a bottom wall of an aperture 6 formed in a silicon nitride film 24, a BPTEOS film 4 and a TEOS film 5; and has a plurality of crystal grains each arranged with a spacing from adjoining crystal grains on a surface of the storage node 1.例文帳に追加

ＭＯＳトランジスタ２０のソース／ドレイン領域１２の一方に電気的に接続されたストレージノード１は、シリコン窒化膜２４、ＢＰＴＥＯＳ膜４およびＴＥＯＳ膜５に設けられた開口部６の側壁および底壁に沿って形成されており、かつ互いに間隔をあけて配置された複数の結晶粒を表面に有している。 - 特許庁

A manufacturing method of a semiconductor device having a DTI layer 20 and a MOS transistor on a silicon substrate 1 forms a deep trench on the silicon substrate 1, forms a gate oxide film 13 of a PMOS transistor 50 by thermally oxidizing the silicon substrate 1 on which the trench is formed, and at the same time forms a SiO_2 film 14 on an inner surface of the trench.例文帳に追加

シリコン基板１にＤＴＩ層２０とＭＯＳトランジスタとを有する半導体装置の製造方法であって、シリコン基板１に深いトレンチを形成し、トレンチが形成されたシリコン基板１に熱酸化を施して、ＰＭＯＳトランジスタ５０のゲート酸化膜１３を形成すると同時に、トレンチの内側面にＳｉＯ_2膜１４を形成する。 - 特許庁

The MOS field effect transistor having electric field relaxation layers 107A and 107B and a punch-through stopper layer 108 in gate-overlap structure symmetrically with the gate electrode 103 is provided with a P-type layer 110 of an opposite conductivity type from the N-type punch-through stopper layer 108 on a surface of the punch-through stopper layer 108 to have no rise in threshold voltage.例文帳に追加

ゲート電極１０３と対称的にゲートオーバーラップ構造の電界緩和層１０７Ａ、１０７Ｂとパンチスルーストッパー層１０８を有するＭＯＳ電界効果トランジスタにおいて、Ｎ型パンチスルーストッパー層１０８の表面に、このパンチスルーストッパー層１０８とは反対導電型のＰ型層１１０を設け、しきい値電圧が上昇しないようにしたもの。 - 特許庁

In the surface channel type MOS transistor, a gate electrode 6, formed via the gate insulating film 5 on a semiconductor substrate 1, is composed of a polysilicon with 100-200 nm of thickness where at least impurity is nearly uniformly doped, and then a source/drain region 11 formed in the semiconductor substrate 1, is formed self-aligningly to the gate electrode 6.例文帳に追加

半導体基板１上にゲート絶縁膜５を介して形成されたゲート電極６が少なくとも不純物がほぼ均一にドープされた膜厚１００〜２００ｎｍのポリシリコンからなり、半導体基板１内に形成されたソース／ドレイン領域１１がゲート電極６に対して自己整合的に形成された表面チャネル型ＭＯＳトランジスタ。 - 特許庁

The method for manufacturing semiconductor device comprises the steps of adhering a silicon wafer 10 to a supporting substrate 8 through an oxide film 20, forming a drain layer 11 by grinding the wafer 10, forming a buffer layer 12 and a high resistance layer 13 on the layer 11 by an epitaxial growth, and forming a MOS gate structure on the surface of the layer 13.例文帳に追加

シリコンウェハ１０を支持基板８と酸化膜２０を介して接着する工程と、上記シリコンウェハ１０を研削してドレイン層１１を形成する工程と、ドレイン層１１の上にバッファ層１２及び高抵抗層１３をエピタキシャル成長で形成する工程と、高抵抗層１３の表面にＭＯＳゲート構造を形成する工程とを具備する。 - 特許庁

A MOS gate device manufacturing process includes a first mask 30 for continuously forming a cell body 50 and a source region 51 in the cell body 50, and a second mask for forming a center opening in the silicon surface of each cell by silicon etching and consecutively for undercutting an oxide 60 surrounding the center opening.例文帳に追加

ＭＯＳゲートデバイス製造プロセスであって、該プロセスは、セルボディ５０とセルボディ５０中のソース領域５１を連続して形成するための第１のマスク３０を有し、シリコンエッチにより各セルのシリコン表面に中央開口部８０、８１を形成し続いて中央開口部８０、８１を囲む酸化物６０をアンダーカットするための第２のマスク工程を有する。 - 特許庁

The MOS power device 600 comprises a substrate 601 having an upper layer 602 having an upper surface 605 and a drain region 603 underlying it, a first conductance type well region 604 on the drain region in the upper layer, and a plurality of gates buried in trenches 607 extending from the upside of the upper layer into the drain region via the well region.例文帳に追加

上部表面６０５とその下に在るドレイン領域６０３とを有する上部層６０２を含む基板６０１と、ドレイン領域の上に在って上部層内に配置された第１のコンダクタンス型の井戸領域６０４と、上部層の上部表面から井戸領域を通ってドレイン領域内に延びるトレンチ６０７に埋め込まれた複数のゲートを含むＭＯＳパワーデバイス６００。 - 特許庁

When MOS structure is formed on (0001) face of hexagonal silicon carbide single crystal, after the crystal surface is oxidized under a given temperature in an oxygen atmosphere, the oxygen atmosphere of oxidation temperature, 1150±50°C which is obtained in a state of low ratio of oxygen to hydrogen being 0.1 to 1 by hydrogen injection anneals a single crystal formed by oxide film.例文帳に追加

六方晶炭化ケイ素単結晶の（０００１）面にＭＯＳ構造を作製する際に、酸素雰囲気中において所定の温度で結晶表面を酸化した後、水素を注入して酸素と水素の流量比が（０．１対１）の状態で得られる酸化温度１１５０±５０℃の酸化雰囲気を用いて、酸化膜が形成された単結晶を焼鈍する方法。 - 特許庁

A MOS field-effect transistor is provided with a SOI substrate 30, where contact holes 13-1 and 13-2 are each bored in source/drain diffused layers 10 and 11 from above extending over an adjacent element isolation oxide film 7 so as to reach to a silicon substrate 1, and impurity ions are implanted into the exposed surface region of the silicon substrate 1 for the formation of P-N junctions.例文帳に追加

ＳＯＩ基板３０を用いたＭＯＳ型電界効果トランジスタにおいて、コンタクト孔１３−１，１３−２をソース・ドレイン拡散層１０，１１上から隣接する素子分離用の酸化膜７上に亘って、シリコン基板１に到達する深さに形成し、露出されたシリコン基板の表面領域に不純物をイオン注入してＰＮ接合を形成することを特徴としている。 - 特許庁

The MOS transistor 100, 100a, 100b formed on a semiconductor substrate 90, and having a drain region 20 and a backgate region 40 comprising different conductive type diffusion layers 21, 22, 41 and 42 is characterized in that the drain region 20 and the backgate region 40 are arranged adjacent to each other, and have a region with a PN-junction formed on the adjacent surface.例文帳に追加

半導体基板９０に形成され、異なる導電型の拡散層２１、２２、４１、４２からなるドレイン領域２０とバックゲート領域４０とを有するＭＯＳトランジスタ１００，１００ａ、１００ｂであって、 前記ドレイン領域２０と前記バックゲート領域４０とが隣接して配置され、隣接面にＰＮ接合が形成された領域を有することを特徴とする。 - 特許庁

In a variable-capacity capacitor, a MOS capacitor is subjected to VCO configuration, where it has a conductor layer 53 that becomes one electrode via a capacity insulation film 54 on a first conductivity type semiconductor region 51 that becomes the other electrode and has a second conductivity type impurity region 52 near a surface close to a region that opposes the conductor layer 53 of the first-conduction-type semiconductor substrate 51.例文帳に追加

一方の電極となる第１導電型半導体領域５１上に容量絶縁膜５４を介して他方の電極となる導電体層５３を有し、前記第１導電型半導体基板５１の前記導電体層５３に対向する領域に近接した表面近傍に第２導電型不純物領域５２を有するＭＯＳ型キャパシタをＶＣＯを構成する可変容量キャパシタとする。 - 特許庁

The semiconductor device includes: a semiconductor substrate 11; a gate insulating film 12 which is formed by radical oxidation or plasma oxidation, on the surface of the semiconductor substrate 11, including at least the interior of a hole formed in the semiconductor substrate 11; a gate electrode 14 which is formed to be embedded in the hole; and a vertical MOS transistor which is constituted including the gate insulating film 12 and the gate electrode 14.例文帳に追加

半導体基体１１と、この半導体基体１１に形成された穴の内部を少なくとも含む半導体基体１１の表面に形成され、ラジカル酸化又はプラズマ酸化によって形成された、ゲート絶縁膜１２と、穴に埋め込まれて形成されたゲート電極１４と、ゲート絶縁膜１２及びゲート電極１４を含んで構成される縦型のＭＯＳトランジスタを含む半導体装置を構成する。 - 特許庁