「MOS surface」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

In the logic circuit domain, a third gate electrode film 40 and a first gate electrode film 37 are laminated to form a complementary MOS logic circuit including the surface channel domain in both n-type transistor and p-type transistor.例文帳に追加

論理回路領域において、第３のゲート電極膜４０と第１のゲート電極膜３７を積層し、Ｎ型トランジスタ及びＰ型トランジスタ共に表面チャネル領域を持つような相補型ＭＯＳ論理回路を構成する。 - 特許庁

The semiconductor device is further provided with an element isolation film 2 for isolating the element region where the MOS capacitor is formed, and the insulating film 3 and the upper electrode 40 are formed on the entire surface of the semiconductor substrate 1 positioned in the element region.例文帳に追加

ＭＯＳキャパシタが形成されている素子領域を分離する素子分離膜２を更に具備し、絶縁膜３及び上部電極４０は、素子領域内に位置する半導体基板１の全面に形成されている。 - 特許庁

Any of a plurality of contact plugs CP0 which reaches a diffusion layer 3 serving as a drain layer of an MOS transistor Q1 has its end provided in contact with the lower surface of a thin insulating film 19 provided selectively on an interlayer insulating film IL1.例文帳に追加

複数のコンタクトプラグＣＰ０のうちＭＯＳトランジスタＱ１のドレイン層となる拡散層３に達するものは、その端部が層間絶縁膜ＩＬ１上に選択的に配設された薄膜絶縁膜１９の下面に接している。 - 特許庁

To provide a semiconductor memory device having a limiter circuit which can output selectively one-level data from a binary high voltage value utilizing difference between surface breakdown characteristics of a high breakdown strength MOS transistor and a low breakdown strength transistor.例文帳に追加

高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタの表面ブレイクダウン特性の違いを利用し、二値の高電圧値を選択的に一値出力することができるリミッタ回路を有する半導体記憶装置の提供。 - 特許庁

Impurity concentration in the channel region 30 of an MOS transistor is set higher at the end of a surface depletion layer 26 than on the surface of a semiconductor substrate 20 by providing an impurity concentration profile of linear or higher order function or Gaussian distribution.例文帳に追加

ＭＯＳトランジスタのチャネル領域３０における不純物濃度を、深さ方向に対して１次以上の関数や、ガウス分布状などの形状を有する不純物濃度プロファイルを持たせて、半導体基板２０表面における不純物濃度よりも、表面空乏層２６端における不純物濃度を高くすることを特徴としている。 - 特許庁

The reset MOS transistor 52 is provided with a gate structure 10, the N-type impurity introduction region 20 formed in the upper surface of a P well 4, an N^+-type impurity introduction region 11d formed in the upper surface of the N-type impurity introduction region 20, and an N^+-type impurity introduction region 11s.例文帳に追加

リセットＭＯＳトランジスタ５２は、ゲート構造１０と、Ｐウェル４の上面内に形成されたＮ型不純物導入領域２０と、Ｎ型不純物導入領域２０の上面内に形成されたＮ^+型不純物導入領域１１ｄと、Ｎ^+型不純物導入領域１１ｓとを備えている。 - 特許庁

The surface concentration top region 14A of the p-type diffusion region 14 can be made comparatively high in impurity concentration because an opening is provided to a field oxide film 4 avoiding the gate electrode 6 and impurities are diffused by implanting impurity ions through the opening, and a surface leakage current occurring between itself and the source region and drain region of the adjacent MOS transistor can be restrained.例文帳に追加

Ｐ型拡散領域１４の表面濃度頂上領域１４Ａは、ゲート電極６と重ならずフィールド酸化膜４を開孔しイオン打ち込みによって拡散するため、比較的高濃度にすることができ、隣接したＭＯＳトランジスタのソース領域、ドレイン領域との表面リーク電流を抑制できる。 - 特許庁

A silicide film is not formed on the surface of a photodiode(PD) forming part and the drain part of a reset transistor T1, which is connected with the impurity area of a PD, with the impurity area as a drain but the silicide film is formed on the surface of the source part of the reset transistor T1 and the source/drain part of the other MOS transistor.例文帳に追加

フォトダイオードＰＤ形成部、及びフォトダイオードＰＤの不純物領域と接続した不純物領域をドレインとするリセットトランジスタＴ1 のドレイン部の表面にシリサイド膜を形成することなく、リセットトランジスタＴ1 のソース部及び他のＭＯＳトランジスタのソース・ドレイン部の表面にシリサイド膜を形成する。 - 特許庁

Next, a silicon nitride film 54 is formed covering the part other than the active region 2 to form MOS transistors 10A and 10B, a re-oxidation film 5 is formed in the active region 2 through the working of an oxidation agent from the upper part of a surface oxidation film 4, and a gate insulating film 6 is formed of the surface oxidation film 4 and the re-oxidation film 5.例文帳に追加

次に、ＭＯＳトランジスタ１０Ａと１０Ｂを形成する活性領域２以外を被覆する窒化シリコン膜５４を形成し、表面酸化膜４の上部から酸化剤を作用させて活性領域２に再酸化膜５を形成し、表面酸化膜４と再酸化膜５とからなるゲート絶縁膜６を形成する。 - 特許庁

Thus, the occupied area on a flat surface 100 of the semiconductor substrate is decreased compared with a transverse MOS transistor, and further the occupied area on the surface of the semiconductor substrate is fixed even when a channel width of the channel region 501 is increased in the direction crossing the parallel plane 101.例文帳に追加

したがって、横型ＭＯＳトランジスタに比べて、半導体基板の平面１００上の占有面積を減少させることが可能になる上に、チャネル領域５０１のチャネル幅を、平行な面１０１に交差する方向へ増大させて行っても、半導体基板表面上での占有面積を一定にできる。 - 特許庁

To enhance breakdown voltage and avalanche resistance by preventing concentration of avalanche current to a corner of the channel region of cell structure of an FET having a square second conductivity channel region in the surface layer of a first conductivity semiconductor substrate, a heavily doped well region in the central part thereof, a first conductivity source region in the surface layer, and an MOS structure on the surface.例文帳に追加

第一導電型の半導体基板の表面層に、方形の第二導電型チャネル領域、その中央部に高不純物濃度のウェル領域、表面層に第一導電型ソース領域、さらに表面上のＭＯＳ構造を備えたＦＥＴのセル構造のチャネル領域の角部へのアバランシェ電流の集中を防ぎ、耐圧、アバランシェ耐量を向上させる。 - 特許庁

To improve lowering of hFE and degradation in reliability with a low current caused by the increase of a surface recoupling current by preventing the exposure of a silicon part in a bipolar transistor forming area when forming the sidewall of an MOS transistor in a Bi-CMOS process.例文帳に追加

Ｂｉ−ＣＭＯＳプロセスにおいて、ＭＯＳトランジスタのサイドウォール形成時にバイポーラトランジスタ形成領域のシリコン部分の露出を防いで、表面再結合電流の増加による低電流でのｈ_FEの低下、信頼性の悪化を改善する。 - 特許庁

In the figure, 505 is an N type cathode of photo diode, 506 is a surface P type area to make the photo diode a buried structure, and a 508a is an N type high concentration area which forms a floating diffusion and is a drain area of a transfer MOS transistor, too.例文帳に追加

５０５はフォトダイオードのＮ型カソード、５０６はフォトダイオードを埋め込み構造とするための表面Ｐ型領域、５０８ａはフローティングディフュージョンを形成し転送ＭＯＳトランジスタのドレイン領域ともなっているＮ型高濃度領域である。 - 特許庁

At the time of forming a punch through stopper layer on one major surface of a semiconductor substrate 1, ions are implanted while masking a region for forming an analog CMOS transistor, a high breakdown strength MOS transistor, a bipolar transistor, a diode or a diffusion resistor.例文帳に追加

半導体基板１の一主面側にパンチスルーストッパー層を形成する際に、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗を形成する領域をマスクしてたとえばイオン注入をおこなう。 - 特許庁

The overvoltage protective function built-in MOS semiconductor apparatus includes an n-type region 17 which is deeper than a well 4 of a main IGBT or an MOSFET and is formed on a surface of a drain region 16 electrically connected to a Zener diode 16.例文帳に追加

ツエナーダイオード１６に電気的に接続されたドレイン領域１６表面に、主ＩＧＢＴもしくはＭＯＳＦＥＴのウェル４よりも深いｎ型領域１７を形成する過電圧保護機能内蔵型ＭＯＳ型半導体装置とする。 - 特許庁

The semiconductor device includes a semiconductor substrate 1 including a plurality of device regions and a device isolation region 13 defining the device regions, and a MOS transistor formed on a semiconductor substrate major surface and having a source/drain region 11 and a gate 12.例文帳に追加

複数の素子領域及びこれらを区画する素子分離領域１３を有するシリコンなどの半導体基板１と、半導体基板主面に形成されたソース／ドレイン領域１１及びゲート１２を有するＭＯＳトランジスタとを具備している。 - 特許庁

After a step of forming a gate electrode 3 of a MOS transistor, a silicon oxide film 2 having a film thickness of 400 nm or more is formed on the whole surface of a wafer, and ion implantation 6 is performed through the silicon oxide film 2 to form an offset drain region.例文帳に追加

ＭＯＳトランジスタのゲート電極３形成工程後に、膜厚が４００ｎｍ以上のシリコン酸化膜２をウェハ全面に形成し、シリコン酸化膜２上からイオン注入６をすることによりオフセットドレイン領域を形成する。 - 特許庁

After a MOS type transistor having a gate insulating film 14, a gate electrode layer 16, a source region 24, and a drain region 26 is formed on one main surface of a silicon substrate 10, an interlayer insulating film 28 is formed to cover the transistor.例文帳に追加

シリコン基板１０の一方の主面には、ゲート絶縁膜１４、ゲート電極層１６、ソース領域２４及びドレイン領域２６を有するＭＯＳ型トランジスタを形成した後、このトランジスタを覆って層間絶縁膜２８を形成する。 - 特許庁

To provide the manufacture of a MOS-type semiconductor device, which can reduce the level of the surface of a semiconductor and the level of the interface existing at the interface between the semiconductor and an insulating film by terminating the uncoupled hand of the semiconductor.例文帳に追加

半導体の未結合手を終端することにより、半導体の表面準位および半導体と絶縁膜との界面に存在する界面準位を低減することができるＭＯＳ型半導体装置の製造方法を提供する。 - 特許庁

To manufacture a high performance solid-state imaging apparatus by properly controlling the thickness of a reflection preventing film provided to a photodiode surface, and the thickness of a sidewall provided to a gate electrode side wall of an MOS transistor without increasing manufacturing process.例文帳に追加

製造工程を増加させることなく、フォトダイオード表面に設けられた反射防止膜の膜厚およびＭＯＳトランジスタのゲート電極側壁に設けられたサイドウォール厚を適正に制御して、高性能な固体撮像装置を作製する。 - 特許庁

In contrast, in the power circuit 20, a LOCOS oxide film 56 is employed that is formed by selectively oxidizing the surface of the semiconductor substrate 30 and that insulates a drain region 51 and a gate electrode 57 which constitute a horizontal MOS transistor element.例文帳に追加

一方、パワー回路２０では、半導体基板３０表面が選択的に酸化されて形成された、横型ＭＯＳトランジスタ素子を構成するゲート電極５７とドレイン領域５１とを絶縁するＬＯＣＯＳ酸化膜５６が採用されている。 - 特許庁

To manufacture a memory cell and a transistor(Tr) of the peripheral circuit of the memory cell in parallel without forming an MOS structure on the surface opposed to an element separation region 107 in the element region of the Tr, with no increase in the pattern area of the Tr.例文帳に追加

メモリセルの周辺回路のトランジスタ（Ｔｒ）のパターン面積を増大させずに、このＴｒの素子領域の素子分離領域１０７と対向する面にＭＯＳ構造を形成させること無く、メモリセルとこのＴｒを並行して製造する。 - 特許庁

A positioning mark is formed in a wiring surface side of a silicon substrate by appropriating an active region or a gate electrode used in a MOS transistor preparation process, for example, for stepper positioning in a manufacturing process of a backside illumination type CMOS image sensor.例文帳に追加

裏面照射型ＣＭＯＳイメージセンサの製造工程において、ステッパ合わせを行うために、例えばＭＯＳトランジスタ作成工程で用いる活性領域またはゲート電極を流用してシリコン基板の配線面側に位置合わせマークを形成する。 - 特許庁

In addition, a metal silicide film 119 is formed over the whole surface, and a plurality of contact holes 121 reaching the source drain diffused layer and gate electrode of the MOS transistor are formed in the silicide film 119 and insulating films 117, 113, and 113.例文帳に追加

更に、全面に金属シリサイド膜１１９を形成し、金属シリサイド膜１１９並びに絶縁膜１１７、１１３及び１１２にＭＯＳトランジスタのソース−ドレイン拡散層及びゲート電極の夫々まで達する複数のコンタクト孔１２１を形成する。 - 特許庁

The photodetection unit 1 is constituted by installing curved- surface filters 4 and 6 between an aspheric photodetection lens 2 and a C-MOS or CCD photodetecting element and then built in the portable telephone 10, which is used for the teleconferencing system 20.例文帳に追加

非球面の受光レンズ２とＣ−ＭＯＳ又はＣＣＤ受光素子間に曲面形状のフィルタ４、６を設置して受光ユニット１を構成し、この受光ユニット１を携帯電話１０に組み込み、更にこの携帯電話１０を遠隔会議システム２０に使用する。 - 特許庁

The electrostatic induction transistor 32 is of a vertical MOS structure equipped with a trench gate, the electrostatic capacitor 30 is formed on the surface of the electrostatic induction transistor 32, and a capacitance insulating film is formed on a source region and connected between a source electrode and a drain electrode.例文帳に追加

静電誘導トランジスタ３２は、トレンチゲートを備えた縦型のＭＯＳ構造であり、静電容量３０は静電誘導トランジスタ３２の面上に形成され、ソース領域上に容量絶縁膜を形成し、ソース電極、ドレイン電極間に接続される。 - 特許庁

To provide a method and/or TMBS [trench MOS (metal oxide semiconductor) barrier Schottky] device by and/or in which edge leak due to etching is reduced, wherein in the TMBS device, polysilicon is formed in trenches and a contacting metal is connected to a surface between adjacent trenches.例文帳に追加

トレンチ金属酸化物半導体（ＭＯＳ）バリアショットキー（ＴＭＢＳ）デバイスでは、トレンチ内にポリシリコンが形成され、隣接するトレンチ間の表面とは、金属コンタクトで接続され、エッチングに起因するエッジリークを低減する方法及び／又は装置を提供する。 - 特許庁

A first dielectric region is formed between the first source/drain region and the second source/drain region in the MOS device, and defines the boundary of a trench which extends downward into the semiconductor layer from the upper surface of the semiconductor layer to a first distance.例文帳に追加

第１の誘電領域が、ＭＯＳデバイス内に形成され、半導体層の上面から下方に第１の距離まで半導体層の中へ延在するトレンチの境界を画定し、第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に形成されている。 - 特許庁

To achieve speed-up of element performance by reducing junction leak in a MOS semiconductor device whose upper portion of a source-drain electrode is formed into silicide, while forming each channel surface in the optimal crystal face according to the polarity and maintaining a shallow source-drain junction position.例文帳に追加

極性によって最適な結晶面にそれぞれのチャネル面を形成し、浅いソース・ドレイン接合位置を保ちつつソース・ドレイン電極上部がシリサイド化されたＭＯＳ型半導体装置において、接合リークを低く抑えて素子動作の高速化をはかる。 - 特許庁

For example, in a unit sell 6_11 of a MOS sensor, there are provided an n conductivity type charge storage 24 becoming a photodiode, and a p-conductivity well region 25 of a scanning transistor on the surface of a p-conductivity epitaxial layer 21a on a p-conductivity silicon substrate 21.例文帳に追加

たとえば、ＭＯＳセンサの単位セル６_11は、Ｐ導電型シリコン基板２１上のＰ導電型エピタキシャル層２１ａの表面に、フォトダイオードとなるＮ導電型の電荷蓄積部２４、および、走査トランジスタ部のＰ導電型ウェル領域２５が設けられている。 - 特許庁

An interlayer insulating film 17 is formed on the whole surface of a result object on which the gate pattern is formed, and contact holes exposing a gate electrode 9g of the MOS transistor and a specified region of a resistor pattern 9r are formed by patterning the interlayer insulating film 17.例文帳に追加

ゲートパターンが形成された結果物の全面に層間絶縁膜１７を形成し、層間絶縁膜１７をパタニングしてＭＯＳトランジスタのゲート電極９ｇ及び抵抗体パターン９ｒの所定領域を露出させるコンタクトホールを形成する。 - 特許庁

The MOS device, further has at least one electrically conductive trench that is formed in the second layer between the gate and the second source/drain region, and the trench is formed near the top surface of the semiconductor layer, thus extending approximately vertically with respect to the substrate by way of the second layer.例文帳に追加

ＭＯＳデバイスはゲートと第２のソース／ドレイン領域の間の第２の層に形成された少なくとも１つの導電性トレンチをさらに備え、トレンチは半導体層の上面の近傍に形成され、第２の層を通って基板までほぼ垂直に延びる。 - 特許庁

The termination structure includes: a trench 220; a MOS gate 240 formed on the sidewall of the trench 220 as a spacer; a termination structure oxide layer 245 formed so as to cover the spacer and a portion of the bottom of the second trench 220; and first and second electrodes respectively formed on the back surface and the front surface 260 of a semiconductor substrate.例文帳に追加

終端構造は、トレンチ２２０と、このトレンチ２２０の側壁にスペーサとして形成されたＭＯＳゲート２４０と、スペーサ及び第２のトレンチ２２０の底面の一部を覆うように形成された終端構造酸化層２４５と、半導体基板の背面及び表面２６０にそれぞれ形成された第１及び第２の電極とを備える。 - 特許庁

An infrared sensor 100 includes: a thermal infrared detection part 3 which has a temperature sensitive part 30 constituted of thermo-piles 30a and which is formed on one surface side of a semiconductor substrate 1 and supported by the semiconductor substrate 1; and a MOS transistor 4 which is formed on the one surface side of the semiconductor substrate to extract an output voltage of the temperature sensitive part 30.例文帳に追加

赤外線センサ１００は、サーモパイル３０ａにより構成される感温部３０を有し半導体基板１の一表面側に形成されて半導体基板１に支持された熱型赤外線検出部３と、半導体基板１の上記一表面側に形成され感温部３０の出力電圧を取り出すためのＭＯＳトランジスタ４とを備える。 - 特許庁

To form oxide film satisfactory for electrical characteristics on the surface of a hexagonal silicon carbide single crystal (6H-SiC of six-fold symme try and 4H-SiC of four-fold symmetry), when metal/oxide film/semiconductor structure (MOS structure) are manufactured.例文帳に追加

六方晶炭化ケイ素単結晶（六回対称の６Ｈ−ＳｉＣ及び４回対称の４Ｈ−ＳｉＣ）の結晶表面に、金属／酸化膜／半導体構造（ＭＯＳ構造）を作製する際に、その結晶表面に電気特性の良好な酸化膜を形成させる方法。 - 特許庁

To obtain a surface channel type MOS (metal oxide semiconductor) transistor that prevents a B punch-through, applies a normal oxide film and a nitride oxide film with a low concentration of nitrogen due to N_2O as a gate insulating film at a desired film thickness, becomes unnecessary to use a gate insulating film with a number of electronic traps, and has excellent characteristics.例文帳に追加

Ｂ突き抜けが防止され、ゲート絶縁膜として通常の酸化膜やＮ_２Ｏによる低窒素濃度の窒化酸化膜等を所望の膜厚で適用でき、電子トラップの多いゲート絶縁膜を用いる必要が無くなり、良好な特性を有する表面チャネル型ＭＯＳトランジスタを得ること - 特許庁

Among the incident light, the light reflecting on an upper surface of a gate electrode 504 of the transfer MOS transistor, is reflected on a first layer metal 521 right above a poly silicon, and a plurality times of reflection are repeated before coming into the floating diffusion part, thereby, the light reduces sufficiently, and a false signal becomes very small.例文帳に追加

入射光のうち、転送ＭＯＳトランジスタのゲート電極５０４上面で反射した光は、ポリシリコン直上の第一層メタル５２１で反射されるので、フローティングディフュージョン部に入射する前に複数回の反射を繰り返すので、充分に減衰し、偽信号はきわめて小さくなる。 - 特許庁

A MOS transistor 102 formed in the n^- semiconductor layer 2 of the nMOS region 202 includes an n^+ impurity region 12 provided within the upper surface of the n^- semiconductor layer 2 in the nMOS region 202 and a drain electrode 24 electrically connected to the n^+ impurity region 12.例文帳に追加

ｎＭＯＳ領２０２のｎ^-半導体層２に形成されたＭＯＳトランジスタ１０２は、ｎＭＯＳ領域２０２内のｎ^-半導体層２の上面内に設けられたｎ^+不純物領域１２と、ｎ^+不純物領域１２に電気的に接続されたドレイン電極２４とを有している。 - 特許庁

To improve current characteristics or to prevent the current characteristics from degrading without making its manufacturing process more complex in a semiconductor device comprising a stress applying insulating film on the top surface of a gate electrode of a MOS type transistor element.例文帳に追加

ＭＯＳ型トランジスタ素子のゲート電極上面に応力印加用絶縁膜を備える半導体装置において、製造工程を複雑化させることなく電流特性の向上若しくは電流特性の悪化防止を図ることのできる半導体装置及びその製造方法を提供する。 - 特許庁

A MOS semiconductor device has a gate insulating film 12 formed on a silicon substrate 11, a polysilicon film 13 formed on this gate insulating film 12, and a low-resistance layer 14 which is formed on the surface of this film 13 in the interior of the film 13 or under the lower layer of the film 13 and has resistance lower than that of the film 13.例文帳に追加

シリコン基板１１上に形成されたゲート絶縁膜１２と、このゲート絶縁膜１２上に形成されたポリシリコン膜１３と、このポリシリコン膜１３の表面上、内部又は下層に形成され、前記ポリシリコンより抵抗値が低い低抵抗層１４とを有する。 - 特許庁

The DRAM cell includes a MOS capacitor 4 composed of a plate node electrode, a storage node electrode 114 and insulator membranes 110 and 111, and a cell transistor 3 comprising a gate insulating membrane 110, a gate electrode 112, and a source/drain 118 formed on the top surface of an active region.例文帳に追加

ＤＲＡＭセルは、プレートノード電極、ストレージノード電極１１４、絶縁体薄膜１１０，１１１からなるＭＯＳキャパシター４と、活性領域の上部面に形成されたゲート絶縁膜１１０及びゲート電極１１２、ソース／ドレーン１１８を含むセルトランジスター３と、を含む。 - 特許庁

As a structure applicable to a MOSFET (field effect transistor) provided with a gate electrode G (MOS gate) of a trench electrode structure, a p-type diffused layer SP having a higher concentration than a p-type base area BS is formed around the surface of a substrate in a p-type base area BS.例文帳に追加

トレンチ電極構造のゲート電極Ｇ（ＭＯＳゲート）を備えるＭＯＳＦＥＴ（電界効果トランジスタ）に適用される構造として、ｐ型のベース領域ＢＳの基板表面付近に、該ベース領域ＢＳよりも濃度の高いｐ型の拡散層ＳＰを設けるようにする。 - 特許庁

The semiconductor device is provided with a second capacitor which is formed by providing an upper electrode 540, on the upper side of a first electrode 520 (surface strap) electrically connecting a source diffused layer S of a MOS transistor and a storage electrode 330 of a deep trench capacitor C_DT, by means of a second insulating film 530.例文帳に追加

ＭＯＳトランジスタのソース拡散層ＳとディープトレンチキャパシタＣ_ＤＴのストレージ電極３３０を電気的に接続する第一の電極（サーフェスストラップ）５２０上部に、第二の絶縁膜５３０を介して上部電極５４０を形成し、第二のキャパシタを備える。 - 特許庁

The MOS capacitor in which at least one field contact 24 is formed at the inside of a field 21 partitioned on the surface of a P-substrate and in which the field contact 24 is electrically connected to an aluminum electrode layer 25 is connected to a plurality of transistors which are mutually connected in series.例文帳に追加

Ｐ基板の表面に区画されたフィールド２１の内部に少なくとも一つのフィールドコンタクト２４が形成され、これらのフィールドコンタクト２４がアルミニウム電極層２５に電気的に接続されているＭＯＳ型コンデンサを、互いに直列に接続された複数のトランジスタのそれぞれに接続する。 - 特許庁

To provide a semiconductor testing device applicable to the measurement of MOS-FET on-state resistance on a wafer, even in case of a warped wafer, to the measurement of chips on the periphery of the wafer, and to the measurement involving the wafer rear surface with measurement accuracy degradation effectively avoided.例文帳に追加

本発明は、半導体試験装置に関し、例えばウエハによるＭＯＳ−ＦＥＴのオン抵抗測定等に適用して、ソリの大きなウエハについても、さらにはウエハの周囲のチップについても測定可能であって、ウエハ裏面に係る測定精度の劣化を有効に回避することができるようにする。 - 特許庁