「MOS surface」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

In a semiconductor integrated circuit device, an n-channel transistor 1, a p-channel transistor 2, and an MOS type varactor element 3 are provided on the surface of a p-type substrate PSub.例文帳に追加

半導体集積回路装置において、Ｐ型基板ＰＳｕｂの表面にＮチャネルトランジスタ１、Ｐチャネルトランジスタ２及びＭＯＳ型バラクタ素子３を設ける。 - 特許庁

In a power MOS transistor 31, a drain lead-out region 49 is formed in a surface of a drain region 41 fitting to the width of a contact hole 48.例文帳に追加

パワーＭＯＳトランジスタ３１では、ドレイン領域４１の表面にドレイン導出領域４９をコンタクトホール４８の幅に合わせて最小限に形成されている。 - 特許庁

When a voltage Vsub1 is applied to a substrate 20, holes are induced around the joint surface with respect to a body 26 and an insulation layer 22, so that an electrically induced body(ETB)-MOS transistor structure is formed.例文帳に追加

基板２０に電圧Ｖ_sub1が印加されると、ボディ２６の絶縁層２２に対する接合面付近にホールが誘起されたＥＩＢ−ＭＯＳトランジスタ構造となる。 - 特許庁

On the top surface of the semiconductor substrate 1, the gate oxide film 6 of the high gate dielectric strength MOS element 32 is provided, and on the gate oxide film 6, a gate electrode 9 is provided.例文帳に追加

半導体基板１表面に高ゲート耐圧ＭＯＳ素子３２のゲート酸化膜６が設けられ、ゲート酸化膜６上にゲート電極９が設けられている。 - 特許庁

After the film 6 on the MOS transistor forming region 1 for low voltage and the film 5 under the film 6 are removed through etching, the remaining film 6 is removed from the entire surface.例文帳に追加

低電圧用ＭＯＳトランジスタ形成領域１の窒化膜６及びその下の酸化膜５をエッチングにより除去した後、残っていた窒化膜６を全面除去する。 - 特許庁

The solid-state imaging element 11 is a MOS-type image sensor, and has a light-sensitive section 13; a shift register section; and the amplification section 15 formed at one surface side of an Si substrate 12.例文帳に追加

固体撮像素子１１は、ＭＯＳ型イメージセンサであって、Ｓｉ基板１２の一方面側に形成された、光感応部１３、シフトレジスタ部及び増幅部１５を有する。 - 特許庁

In a semiconductor device having MOS transistors that have been continuously arranged in the direction of the plane of a substrate, a gate electrode and a wiring section that connects the gate electrodes (part shown by an arrow 13 in the figure) are embedded in a layer lower than the front surface of a substrate 10 where a diffusion layer 14 is formed.例文帳に追加

基板の平面方向において連続して配置されるMOSトランジスタを有する半導体装置において、ゲート電極および該ゲート電極間を接続する配線部（矢印１３で図示する箇所）が、拡散層１４が形成される基板１０の表面より下層に埋め込まれている。 - 特許庁

When a metal silicide film 34 is formed on the surface of a channel, the value of series resistance of the MOS type transistor itself is reduced by the metal silicide film 34 to exhibit a current supply capacity, and further the MOS type transistor itself is scaled down.例文帳に追加

またチャンネル表面に金属シリサイド膜３４を形成すれば、当該金属シリサイド膜３４によってＭＯＳ型トランジスタ自体の直列抵抗の値を低減させ電流供給能力を発揮することができるとともに、ＭＯＳ型トランジスタ自体の微細化を達成することができる。 - 特許庁

A channel region 108 of the MOS transistor 106 is provided with a distortion introduction element by a first trench structure 55a and a second trench structure 55b, and also with a silicon-nitride cap layer 130 conformally provided on a surface of the MOS transistor 106 as another distortion introduction element.例文帳に追加

ＭＯＳトランジスタ１０６のチャネル領域１０８に、第１トレンチ構造５５ａ、第２トレンチ構造５５ｂによる歪み導入要素だけでなく、別の歪み導入要素として、ＭＯＳトランジスタ１０６表面上にコンフォーマルに設けられた窒化シリコンキャップ層１３０を設ける。 - 特許庁

The silicon carbide trench MOS type semiconductor device includes a protective diode 100 on a surface of a peripheral breakdown voltage region, wherein a cathode is connected to a second main electrode 10 through an insulating film 6-3, and the breakdown voltage of the protective diode is lower than that of a MOS type semiconductor device.例文帳に追加

周辺耐圧領域表面に絶縁膜６−３を介して、前記第二主電極１０にカソードが接続される保護ダイオード１００を備え、該保護ダイオードの耐圧がＭＯＳ型半導体装置の耐圧よりも低い炭化珪素トレンチＭＯＳ型半導体装置とする。 - 特許庁

To provide a power IC device and its manufacturing method capable of reducing a manufacturing cost when a trench power MOS transistor and a surface channel CMOS transistor are formed on the same chip.例文帳に追加

トレンチパワーＭＯＳトランジスタと表層チャンネルＣＭＯＳトランジスタとを同一チップに形成する場合に、製造コストを低減し得るパワーＩＣデバイス及びその製造方法を提供する。 - 特許庁

Thus, an n^--type impurity introduction area 6 functioning as a lower electrode of a MOS capacitor is formed in the upper surface of the silicon substrate 1 in the first element formation area.例文帳に追加

これにより、ＭＯＳキャパシタの下部電極として機能するＮ^−型不純物導入領域６が、第１の素子形成領域におけるシリコン基板１の上面内に形成される。 - 特許庁

To provide a stacked double polysilicon/MOS capacitor useful as the component of a BiCMOS device including a semiconductor substrate forming a first conductivity-type area on the surface.例文帳に追加

表面に第１導電型領域が形成された半導体基板を含むＢｉＣＭＯＳデバイスのコンポーネントとして有用な積層ダブル・ポリシリコン／ＭＯＳコンデンサを提供すること。 - 特許庁

The lateral double-diffused MOS transistor has a first conductivity type drift region 2 provided on a second conductivity type semiconductor substrate 1, and a body diffusion region 3 formed on the surface thereof.例文帳に追加

第２導電型の半導体基板１上に設けられた第１導電型のドリフト領域２と、その表面に形成された第２導電型のボディ拡散領域３を備える。 - 特許庁

To provide a MOS type color solid-state imaging device which is manufactured easily, and by which the area of the light-receiving section of the surface of a semiconductor substrate can be taken widely and the quality of the image is improved.例文帳に追加

製造が容易で半導体基板表面の受光部面積を広くとることができ、撮像画像の高画質化を図れるＭＯＳ型カラー固体撮像装置を提供する。 - 特許庁

In a MOS transistor having a salicide structure, a silicide film 9a to 9c is formed on a surface of a gate electrode 7a, a source region 4a, and a drain region 5b.例文帳に追加

サリサイド構造とするＭＯＳトランジスタに関しては、ゲート電極７ａ、ソース領域４ａ及びドレイン領域５ｂの表面にシリサイド膜９ａ〜９ｃが形成されるようにする。 - 特許庁

On a surface of a semiconductor substrate 1, there are formed a P^- layer 7 and N^+ layer 8 which constitute a variable capacity diode, and a source layer 10 and a drain layer 11 which constitute an MOS transistor.例文帳に追加

半導体基板１の表面上に可変容量ダイオードを構成するＰ^−層７及びＮ^＋層８、ＭＯＳトランジスタを構成するソース層１０及びドレイン層１１を形成する。 - 特許庁

Then, a TEOS film 9 is formed on all the surface, and a thermal oxide film 10 is formed on a normal withstand voltage MOS transistor forming region through the intermediary of the TEOS film 9.例文帳に追加

次に、全面にＴＥＯＳ膜９を形成した後に、このＴＥＯＳ膜９を介して通常耐圧ＭＯＳトランジスタ形成領域上に熱酸化膜１０を形成する。 - 特許庁

To provide a method of manufacturing a semiconductor device which is applicable to a MOS (metal-oxide semiconductor) structure, and in which a SiO_2 film i.e. an oxide film of a SiC material is formed on the surface of the material.例文帳に追加

高品質のＭＯＳ構造に応用可能な、ＳｉＣ材料の表面にその酸化膜であるＳｉＯ_２膜が形成されてなる半導体装置を製造する方法を提供する。 - 特許庁

On the upper surface of a second interlayer insulation layer 7, a second local interconnect line 8 connecting the source region 4A of an MOS transistor T with the lower electrode layer 10A of a ferroelectric capacitor C and connecting a part of the gate electrodes 3A and 3C of the MOS transistor T with the uppermost layer interconnect line 12 is formed.例文帳に追加

また、第二の層間絶縁層７の上面に、ＭＯＳトランジスタＴのソース領域４Ａと強誘電体キャパシタＣの下部電極層１０Ａとを接続し、且つ、ＭＯＳトランジスタＴの一部のゲート電極３Ａ、３Ｃと最上層配線１２とを接続する第二の局所配線８を形成する。 - 特許庁

In a method for manufacturing an Si substrate for forming a MOS transistor, an SiGe film is formed as lattice-matching it to an Si substrate surface, an Si film is formed as lattice-matching it on the SiGe film, Ge ions and hydrogen ions are injected to an area where an NMOS transistor is formed, and heat treatment is performed to reduce distortion of only the SiGe film in the area.例文帳に追加

MOSトランジスタを形成するためのSi基板の製造方法において、SiGe膜をSi基板表面に格子整合させながら形成し、Si膜をSiGe膜上に格子整合させながら形成し、nMOSトランジスタを形成する領域にGeイオンと水素イオンを注入し、熱処理を施して、前記領域のSiGe膜のみの歪みを緩和する。 - 特許庁

To provide a method for manufacturing MOS-FET semiconductor device which makes a concentration of impurity of a surface side of channel area of a perfect depletion type SOI layer higher than that of an implanted insulating film side.例文帳に追加

完全空乏型ＳＯＩ層のチャネル領域の表面側の不純物濃度が、埋め込み絶縁膜側に比べて高濃度となるＭＯＳ−ＦＥＴ半導体装置の製造方法を提供すること。 - 特許庁

After a field insulating film 14 is formed on the front surface of the p-type well region 12 of a semiconductor substrate 10, the MOS transistor T is formed in a semiconductor part in the element hole of the insulating film 14.例文帳に追加

半導体基板１０のＰ型ウェル領域１２の表面にフィールド絶縁膜１４を形成した後、絶縁膜１４の素子孔内の半導体部分にＭＯＳ型トランジスタＴを形成する。 - 特許庁

A reflector 21 is formed, after forming a MOS transistor, insulation films 14, 15, 18 and 19, and connecting plugs 16a and 20a on a silicon substrate 11 and performing CMP polishing of the surface of the insulation film 19.例文帳に追加

シリコン基板１１にＭＯＳトランジスタ、絶縁膜１４，１５，１８，１９及び接続プラグ１６ａ，２０ａを形成し、絶縁膜１９の表面をＣＭＰ研磨した後、反射電極２１を形成する。 - 特許庁

After forming in the whole surface an insulating film 9 and a nitride silicon film 10 which turn into a part of the tunnel insulating film, the nitride film 10 in the MOS transistor forming region is removed selectively using a hot resist layer.例文帳に追加

トンネル絶縁膜の一部となる絶縁膜９及び窒化シリコン膜１０を全面に形成した後、ホトレジスト層を用いてＭＯＳトランジスタ形成領域の窒化シリコン膜１０を選択的に除去する。 - 特許庁

The H bridge circuit is hereby realized with only one package, and since pad disposition and signal disposition on the surface of each MOS transistor are point symmetrical, an assembling cost is realized.例文帳に追加

これによって、Ｈブリッジ回路が１個のパッケージで実現され、更に、各ＭＯＳトランジスタ表面のパッド配置および信号配置が点対称であるため、組み立てコストの低減などが実現できる。 - 特許庁

The n-type layer has a charge output portion which is diffused from the pn junction to the substrate surface, and the charge output is connected in a circuit to an MOS transistor for charge read-out.例文帳に追加

Ｎ型層はＰＮ接合部分から基板表面まで拡散された電荷出力部分を有しており、当該部分は電荷読み出し用のＭＯＳトランジスタに回路的に接続されている。 - 特許庁

To provide a semiconductor device, where a p-channel MOS transistor having high performance and a high breakdown voltage with a surface channel structure is formed on the same substrate as a memory cell, and to provide a manufacturing method of the semiconductor device.例文帳に追加

メモリセルと同一の基板上に、表面チャネル構造を有する高性能な高耐圧のｐチャネル型ＭＯＳトランジスタが形成された半導体装置及びその製造方法を提供する。 - 特許庁

A power MOS transistor has a structure with a channel region 4 formed in the surface layer part of an n-type well layer 3 in a semiconductor substrate, a source region 5 is formed in the surface layer part of the region 4, and moreover, a p^+ body region 6 which is deeper than the region 4 is formed in the semiconductor substrate.例文帳に追加

半導体基板におけるｎウェル層３の表層部にチャネル領域４が形成されるとともにチャネル領域４の表層部にソース領域５が形成され、さらに、チャネル領域４よりも深いｐ^+ボディ領域６が形成されている。 - 特許庁

In the method of manufacturing the silicon wafer for the CMOS device, the SiGe film and the SiC film are formed isolated from each other on a surface of the same silicon substrate using a selective epitaxial method or an ion implantation method, whereby an n-MOS device and a p-MOS device required for configuring the CMOS device are manufactured on the same silicon substrate isolated from each other like islands.例文帳に追加

ＣＭＯＳデバイス用シリコンウェハの製造方法において、同一シリコン基材の表面に、選択エピタキシャル法又はイオン注入法を用い、ＳｉＧｅ膜及びＳｉＣ膜を分離して形成し、ＣＭＯＳデバイスを構成するために必要なｎ−ＭＯＳデバイス、及びｐ−ＭＯＳデバイスを同一シリコン基材上に島状に分離して製造する。 - 特許庁

In the semiconductor device for power, a plurality of MOS trench gates are disposed at least at two kinds of different distances, floating n^+ layers of low resistance are adjacently disposed on the main surface sides of semiconductors in floating p-layers disposed between MOS trench gates of wide adjacent distances, thereby enabling the system to be compatible in a low ON-voltage and a high breakdown resistance.例文帳に追加

本発明の電力半導体装置は、少なくとも２種類の異なる間隔で、複数個のＭＯＳ形トレンチゲートを配置し、隣り合う間隔が広いＭＯＳ形トレンチゲートの間に配置したフローティングｐ層の半導体基体の主表面側に、低抵抗のフローティングｎ^+ 層を隣接して配置し、低いオン電圧と高い破壊耐量とを両立させた。 - 特許庁

That is, an interlayer insulating film 16 of BPSG or the like is formed on all the surface, and when an Al wiring is formed on the interlayer insulating film 16, a level difference between an Al wiring 17A on a capacitor cell CAP and an Al wiring 17B on a P-channel MOS transistor MP1 and an N-channel MOS transistor MN1 can be lessened.例文帳に追加

すなわち、ＢＰＳＧなどの層間絶縁膜１６を全面に形成し、層間絶縁膜１６上にＡｌ配線を形成すると、キャパシタ・セルＣＡＰ上のＡｌ配線１７ＡとＰチャネル型ＭＯＳトランジスタＭＰ１、Ｎチャネル型ＭＯＳトランジスタＭＮ１上のＡｌ配線１７Ｂとの間の段差を小さくすることができる。 - 特許庁

In this way, since the thickness of the silicon layer 15 on the front surface side is uniform and characteristics of MOS devices formed on each portion of the silicon layer 13 can be matched easily, and the designing of the electric device is facilitated as a whole.例文帳に追加

表面側のシリコン層１５の厚さは一様であり、シリコン層１３の各部に作製されるＭＯＳデバイスの特性を容易に一致させることができ、電気デバイス全体としての設計が容易となる。 - 特許庁

A rectangular parallelepiped protrusion 21 having height H_B and width W_B is formed on a silicon substrate and a gate oxide film is formed partially on the top surface and the side wall face of the protrusion 21 thus fabricating an MOS transistor.例文帳に追加

シリコン基板上に高さＨ_Ｂで、幅がＷ_Ｂの直方体状の突出部２１を形成し、突出部２１の頂面及び側壁面の一部にゲート酸化膜を形成し、ＭＯＳトランジスタを形成する。 - 特許庁

To prevent the surface of a semiconductor substrate projecting in a logic element formation region from being overetched in a manufacturing method for a semiconductor storage where a MONOS type memory element and a MOS type logic element are mixedly mounted.例文帳に追加

ＭＯＮＯＳ型のメモリ素子とＭＯＳ型のロジック素子とを混載する半導体記憶装置の製造方法において、ロジック素子形成領域に出する半導体基板の表面がオーバエッチングされないようにする。 - 特許庁

To provide a MOS-type image sensor that can take an image produced by an optical signal with the whole light-receiving surface, can convert the optical signal into an electrical signal, and can output the electrical signal as an image signal to the outside.例文帳に追加

受光面全面で、かつ同時に光信号による映像を取り込んで、その光信号を電気信号に変換して映像信号として外部に取り出すことができるＭＯＳ型イメージセンサを提供する。 - 特許庁

A trench region 21 is formed in a drain region 14 of the MOS transistor, the inside of the trench region 21 is filled with an insulator 22, and at the same time, the drain region 14 is extended along the surface of the trench region 21.例文帳に追加

ＭＯＳトランジスタのドレイン領域１４にトレンチ領域２１を形成し、そのトレンチ領域２１内を絶縁体２２で埋めるとともに、トレンチ領域２１の表面に沿ってドレイン領域１４を拡張させる。 - 特許庁

On the upper surface of a first interlayer insulation layer 5, a first local interconnect line 6 connecting the drain region 4B and a part of gate electrodes 3B and 3D of an MOS transistor T with an uppermost layer interconnect line 12 is formed.例文帳に追加

第一の層間絶縁層５の上面に、ＭＯＳトランジスタＴのドレイン領域４Ｂ及び一部のゲート電極３Ｂ、３Ｄと最上層配線１２とを接続する第一の局所配線６を形成する。 - 特許庁

The method for manufacturing the semiconductor device having the MOS structure where the gate insulating film with thickness of 100 nm or thicker is formed by LPCVD process on the surface of a region containing boron as a dopant element.例文帳に追加

不純物元素としてボロンを含有する領域の表面に、１００ｎｍ以上の厚さのゲート絶縁膜がＬＰＣＶＤ法により形成されるＭＯＳ構造を有する半導体装置の製造方法とする。 - 特許庁

An input protection circuit device comprises an MOS active element 3 formed within a well region 12 formed on a principal surface of a semiconductor substrate 11, and first to third wiring layers 16, 17, 18.例文帳に追加

入力保護回路装置は、半導体基板１１の主表面に形成されたウェル領域１２中に形成されるＭＯＳ型能動素子３と、第１乃至第３の配線層１６，１７，１８とを備えている。 - 特許庁

In a MOS transistor having a nonsalicide structure, a silicide film 9d, 9e is formed only at a portion corresponding to the contact hole on a surface of a gate electrode 7b, a source region 4b, and the drain region 5b.例文帳に追加

そして、非サリサイド構造とするＭＯＳトランジスタに関しては、ゲート電極７ｂ、ソース領域４ｂ及びドレイン領域５ｂの表面のうちコンタクトホールに対応する部位のみにシリサイド膜９ｄ、９ｅを形成する。 - 特許庁

To provide a silicon carbide MOS semiconductor device whose pressure-resistant non-defectiveness rate is hardly deteriorated even when a high impurity density surface is formed by ion injection of high doze quantity necessary for satisfactory ohmic contact.例文帳に追加

良好なオーミック接触に必要な程度の高ドーズ量のイオン注入によって、高不純物密度表面を形成しても、耐圧良品率が低下し難い炭化珪素ＭＯＳ型半導体装置を提供すること。 - 特許庁

After that, a well region 41 is formed by performing first ion implantation on one surface side of the semiconductor substrate 1, and after that, second ion implantation for controlling threshold voltage of the MOS transistor 4 is performed.例文帳に追加

その後、半導体基板１の一表面側に第１のイオン注入を行ってウェル領域４１を形成してから、ＭＯＳトランジスタ４のしきい値電圧を制御するための第２のイオン注入を行う。 - 特許庁

To increase the proportion occupied by polysilicon with respect to the entire chip surface, i.e., its numerical aperture, and prevent the gate electrode of a MOS transistor from thinning in its etching process, to obtain a desired gate electrode width.例文帳に追加

チップ全面に占めるポリシリコンの割合、つまりポリシコンの開口率を上げ、ＭＯＳトランジスタのゲート電極のエッチング工程においてゲート電極の細りを防止して、所望のゲート電極の幅が得られるようにする。 - 特許庁

The dopant concentration of a scheduled region for forming the side surface of a trench for element isolation in an SOI layer 3 is made 1×10^18 cm^-3 or higher and the dopant concentration of a scheduled region for forming the side surface of a gate trench in the trench gate type MOS transistor is made under 1×10^18 cm^-3.例文帳に追加

ＳＯＩ層３における素子分離用トレンチの側面の形成予定領域の不純物濃度を１×１０^18ｃｍ^-3以上にするとともにトレンチゲート型ＭＯＳトランジスタでのゲートトレンチの側面の形成予定領域の不純物濃度を１×１０^18ｃｍ^^-3未満にする。 - 特許庁