「MOSFET surface」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A strap electrode board 13 is arranged on the overall surface of the chip of a power MOSFET.例文帳に追加

ストラップ電極板１３はパワーＭＯＳＦＥＴのチップの全面に配置されている。 - 特許庁

To provide a semiconductor device which can improve characteristics, such as reliability, gate leak current, noise characteristics of an MOSFET provided on a surface azimuth other than (100) and actualize an MOSFET with respective proper characteristics on various surface azimuths.例文帳に追加

本発明は、さまざまな面方位上に形成されるＭＯＳＦＥＴを、それぞれ良好な特性を有して実現できるようにすることを最も主要な特徴としている。 - 特許庁

To provide an MOSFET semiconductor device in which the side- surface oxide film of a gate electrode is constant.例文帳に追加

ゲート電極の側面酸化膜が均一なＭＯＳＦＥＴ半導体装置を提供する。 - 特許庁

An MOSFET region is formed on the surface of a silicon substrate 18, and a central section in the MOSFET region is removed by etching to a prescribed depth.例文帳に追加

シリコン基板１８の表面上にＭＯＳＦＥＴ領域を形成し、ＭＯＳＦＥＴ領域の中央区域を所定の深さにまでエッチングによって除去する。 - 特許庁

The rear surface of the semiconductor chip 1 is used as a drain of the MOSFET and fixed to a frame radiating section 2-1.例文帳に追加

半導体チップ１の裏面は、ＭＯＳＦＥＴのドレインとなり、フレーム放熱部２−１に固着される。 - 特許庁

A ceramics substrate 2 is jointed to a surface of a base plate 1 while an MOSFET 4 is mounted on the surface of the ceramics substrate 2.例文帳に追加

ベースプレート１の表面にセラミックス基板２を接合すると共に、セラミックス基板２の表面にＭＯＳＦＥＴ４を実装する。 - 特許庁

Thus, the side surface of the terminal insertion hole is brought into contact with the terminal of the MOSFET and a plurality of contact parts 25 and 26, so that the ferrite core can be prevented from dropping out from the MOSFET and the mounting workability of the MOSFET to a circuit board can be improved as a result.例文帳に追加

これにより、端子挿通孔の側面がＭＯＳＦＥＴの端子と複数個所の当接部２５、２６で当接し、フェライトコアのＭＯＳＦＥＴからの脱落が防止され、ＭＯＳＦＥＴの回路基板への実装作業性が向上される。 - 特許庁

In the semiconductor device, a p-type MOSFET 25 and an n-type MOSFET 26 are respectively formed in an n-type well region 17 and a p-type well region 18 provided on the surface of a silicon substrate 1.例文帳に追加

シリコン基板１表面のｎ型ウェル領域１７及びｐ型ウェル領域１８にはそれぞれｐ型ＭＯＳＦＥＴ２５及びｎ型ＭＯＳＦＥＴ２６が形成されている。 - 特許庁

A semiconductor device is equipped with a first surface channel MOSFET where the absolute value of its threshold voltage is relatively small, and a second surface channel MOSFET where the absolute value of its threshold voltage is relatively large.例文帳に追加

半導体装置は、しきい値電圧の絶対値が相対的に小さい第１の表面チャネル型ＭＯＳＦＥＴと、しきい値電圧の絶対値が相対的に大きい第２の表面チャネル型ＭＯＳＦＥＴとを備えている。 - 特許庁

The MOSFET is a lateral device and electric contact is established with respect to a source from the back of an element by a conductive plug which passes through the layer from the surface of the active layer and exists in the substrate.例文帳に追加

MOSFETは横型デバイスであり、活性層の表面から層を貫通して基板中に延在している導電性プラグによって、素子の裏側からソースに対して電気的接触が確立される。 - 特許庁

The semiconductor integrated circuit device is composed of CMOS comprising a surface channel P-type MOSFET 101 and an embedded channel N-type MOSFET 100 provided with P+type gate electrode.例文帳に追加

Ｐ＋型のゲート電極を備える、表面チャネル型Ｐ型ＭＯＳＦＥＴ１０１と埋め込みチャネル型Ｎ型ＭＯＳＦＥＴ１００で相補型ＭＯＳを構成し、半導体集積回路装置を構成する。 - 特許庁

A channel impurity layer 10 which controls the threshold voltage of a MOSFET is formed in the main surface 1S of the substrate 1.例文帳に追加

基板１の主面１Ｓ内にＭＯＳＦＥＴのしきい値電圧を制御するチャネル不純物層１０が形成されている。 - 特許庁

The switching element 4 is composed of a MOSFET element with its surface mounted by a gate electrode 4a and a source electrode 4b.例文帳に追加

スイッチング素子４はＭＯＳＦＥＴ素子で構成され、その表面にはゲート電極４ａとソース電極４ｂとを有する。 - 特許庁

A fin is provided on the outer surface of a box body, and the back section of the semiconductor component (for example, an MOSFET for switching) is connected to the inner-wall surface side of the box body, thus cooling the semiconductor component such as the MOSFET for switching.例文帳に追加

箱体の外表面にフィンを設けた構造となっており、半導体部品（例えば、スイッチング用ＭＯＳＦＥＴ）の背面部分を箱体の内壁側に接続することにより、半導体部品（例えば、スイッチング用ＭＯＳＦＥＴ）の冷却を行っている。 - 特許庁

According to a normal manufacturing process for double diffused MOSFET, p-base region 2, a p+ contact region 3, an n+ source region 4, a gate electrode layer 5, and a source electrode 15 are provided on the surface layer of an n-type semiconductor base body to form a surface MOSFET.例文帳に追加

通常の２重拡散ＭＯＳＦＥＴの製造工程に従い、ｎ型半導体基体の表面層に、ｐベース領域２とｐ^+コンタクト領域３とｎ^+ソース領域４とゲート電極層５とソース電極１５を設けて表面ＭＯＳＦＥＴを形成する。 - 特許庁

Above the n^+ embedded impurity region 2, a p-channel MOSFET 130 is formed on a surface of the n^- semiconductor layer 3.例文帳に追加

ｎ^+埋め込み不純物領域２の上方ではｎ^-半導体層３表面にｐチャネルＭＯＳＦＥＴ１３０が形成されている。 - 特許庁

Thus, an LDD region 8 of a MOSFET is formed on an upper surface of a silicon substrate 1 in a transistor forming region.例文帳に追加

これにより、トランジスタ形成領域内におけるシリコン基板１の上面内に、ＭＯＳＦＥＴのＬＤＤ領域８が形成される。 - 特許庁

A MOSFET is formed using a silicon carbide substrate 10 in which an n-type silicon carbide drift layer 20 is formed on its primary surface.例文帳に追加

ＭＯＳＦＥＴは、主面上にｎ型の炭化珪素ドリフト層２０が形成された炭化珪素基板１０を用いて形成される。 - 特許庁

To provide a power MOSFET structure, in which by widening the surface between the gate and the source, the channel width is increased in which the current flows.例文帳に追加

ゲートとソース間の接触面を広めて電流の流れるチャネル幅を増大させたパワーＭＯＳＦＥＴ構造を提供すること。 - 特許庁

In the power MOSFET 30, a P base layer 5 is selectively formed on the surface of a semiconductor substrate 1, and an N^+ source layer 6 and a P^+ contact layer 7 as a source of the power MOSFET 30 are formed on the surface of the P base layer 5 of a source region 31a.例文帳に追加

パワーＭＯＳＦＥＴ３０では、半導体基板１の表面にPベース層５が選択的に形成され、ソース領域３１ａのPベース層５の表面にパワーＭＯＳＦＥＴ３０のソースとしてのＮ^＋ソース層６及びＰ^＋コンタクト層７が選択的に形成されている。 - 特許庁

A semiconductor device comprises a semiconductor layer 1, a MOSFET formed on a surface (100) of the semiconductor layer 1 having a channel length direction <110>, and an element isolation region surrounding the MOSFET.例文帳に追加

本発明の例に関わる半導体装置は、半導体層１と、半導体層１の（１００）面上に形成され、チャネル長方向が＜１１０＞方向となるＭＯＳＦＥＴと、ＭＯＳＦＥＴを取り囲む素子分離領域とを備える。 - 特許庁

An N-channel MOSFET has a p-type well layer (base layer) 2 and an n-type drift layer 3, which are formed on the surface of a semiconductor layer 1.例文帳に追加

ｎチャネルＭＯＳＦＥＴは、半導体層１の表面に形成されたｐ型ウエル層（ベース層）２とｎ型ドリフト層３とを有する。 - 特許庁

An element structure at the MOSFET surface side, a source electrode and a channel stopper electrode are formed and a drain electrode is provided at the rear of the substrate 1.例文帳に追加

ＭＯＳＦＥＴの表面側の素子構造、ソース電極およびチャネルストッパ電極を形成し、基板１の裏面にドレイン電極をする。 - 特許庁

A sensor element 12a includes MOSFET, and has a diffusion layer with a larger surface area as a passive element and facing to the conductor pattern 101.例文帳に追加

センサ要素１２ａは、ＭＯＳＦＥＴを含み、表面積が大きい方の拡散層が受動素子となり、導体パターン１０１に対向している。 - 特許庁

A protective transistor 20 composed of a vertical MOSFET has a gate electrode 23 and a source electrode 22 formed on one surface of a semiconductor substrate 2 and has a drain electrode 21 formed on the other surface.例文帳に追加

縦型のＭＯＳＦＥＴからなる保護トランジスタ２０は、半導体基板２の一面にゲート電極２３及びソース電極２２を、他面にドレイン電極２１を形成してある。 - 特許庁

Semiconductor substrates 101, 102, and 103 severally have integrated circuits (MOSFET) in the element regions of the main surface, and are divided as chips.例文帳に追加

半導体基板１０１，１０２，１０３は、それぞれ主表面の素子領域１１に集積回路（ＭＯＳＦＥＴ等）を有し、チップとして切り分けられている。 - 特許庁

One activated region S of MOSFET is electrically connected to one electrode 50 of the trench capacitor by the surface trap SS.例文帳に追加

前記ＭＯＳＦＥＴの活性化領域Ｓの一方と前記トレンチキャパシタの一方の電極５０は、サーフェスストラップＳＳで電気的に接続されている。 - 特許庁

Semiconductor substrates 101, 102, and 103 severally have integrated circuits (MOSFET, etc.), in the element regions 11 of the main surface, and are divided as chips.例文帳に追加

半導体基板１０１，１０２，１０３は、それぞれ主表面の素子領域１１に集積回路（ＭＯＳＦＥＴ等）を有し、チップとして切り分けられている。 - 特許庁

To provide a semiconductor device that is reduced in half-channel leakage and size and power driving property by establishing a manufacturing method by which the channel-surface concentration profile of a buried channel MOSFET can be optimized.例文帳に追加

チャネル表面濃度プロファイルを最適化できる製造方法を構築し、半チャネルリークの低減化、高駆動化、小型化した半導体装置の提供。 - 特許庁

To provide a trenched MOSFET structure which does not require any additional masking steps to form a channel stop for prevention of surface channeling phenomena.例文帳に追加

表面チャネリング現象を防止するためのチャンネルストップの形成に余分のマスキング構成を要しないトレンチ型ＭＯＳＦＥＴの構造を提供する。 - 特許庁

A semiconductor device of the present invention includes: an MOSFET provided on an upper surface of a semiconductor substrate; a PiP capacitive element juxtaposed with the MOSFET on the upper surface of the semiconductor substrate; and an element separation oxide film formed in a groove portion on the semiconductor substrate below the PiP capacitive element.例文帳に追加

本発明の半導体装置は、半導体基板の上面に設けられたＭＯＳＦＥＴと、半導体基板の上面において、前記ＭＯＳＦＥＴと並置されたＰｉＰ容量素子と、前記ＰｉＰ容量素子の下方の前記半導体基板の溝部に形成された素子分離用酸化膜と、を含む。 - 特許庁

A semiconductor device includes an N-type semiconductor substrate 2 having an MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor) structure 1 formed on a surface side, and the P-type collector layer 4 formed on a rear surface of the N-type semiconductor substrate 2.例文帳に追加

半導体装置は、表面側にＭＯＳＦＥＴ構造１が形成されたＮ型半導体基板２と、Ｎ型半導体基板２の裏面に形成されたＰ型コレクタ層４とを備える。 - 特許庁

One embodiment of the MOSFET comprises a semiconductor substrate; a channel layer disposed on a top surface of the substrate; a gate dielectric layer interposed between a gate electrode and the channel layer; and dielectric extension layers disposed on the top of the channel layer and interposed between the gate electrode and Ohmic contacts.例文帳に追加

一実施例は、半導体基板と、半導体基板の上面に配置されたチャネル層と、ゲート電極とチャネル層間を介するゲート誘電層と、チャネル層上に配置され、ゲート電極とオーミックコンタクト間を介する誘電伸長層とを備えたMOSFETである。 - 特許庁

A pad 3 for a gate electrode electrically connected to a gate electrode of a MOSFET, and a pad 4 for a drain electrode electrically connected to the drain electrode, are aligned on one row and disposed on the surface of the semiconductor device 1, in which the MOSFET made of a plurality of unit MOSFETs connected in parallel are formed on a MOSFET forming region 2.例文帳に追加

並列接続された複数の単位ＭＯＳＦＥＴからなるＭＯＳＦＥＴがＭＯＳＦＥＴ形成領域２に形成された半導体装置１の表面に、ＭＯＳＦＥＴのゲート電極に電気的に接続されたゲート電極用パッド３と、ドレイン電極に電気的に接続されたドレイン電極用パッド４とが、それぞれ一列に並んで配置されている。 - 特許庁

A surface A' of the MOSFET 10 is below and sub-flush with a mark marked by a plane A of the substrate with a projecting part 22 of the metal can 12.例文帳に追加

ＭＯＳＦＥＴ（１０）の表面（Ａ´でマークした）は、金属製容器（１２）の突出部（２２）による基板の平面（Ａでマークした）より下にあるがほとんど面一である。 - 特許庁

To improve the reliability of a strap structure connected to a surface source electrode of a MOSFET element and, at the same time, to maintain the device internal resistance of the gate of the element at a low level.例文帳に追加

ＭＯＳＦＥＴ素子の表面ソース電極上に接続されるストラップ構造の信頼性を向上させるとともに、素子のゲートの素子内部抵抗を低く維持する。 - 特許庁

(a)A target value is set of activation depth of a semiconductor substrate in which impurities are added to a surface layer part used for manufacturing an IGBT or a MOSFET.例文帳に追加

（ａ）ＩＧＢＴまたはＭＯＳＦＥＴの製造に用いられる、表層部に不純物が添加された半導体基板の活性化深さの目標値を決定する。 - 特許庁

A power MOSFET semiconductor apparatus 1 has a drain electrode 45 formed on a cell 9 side, and a source electrode 7 formed on the rear surface of a silicon susbtrate 3.例文帳に追加

パワーＭＯＳＦＥＴである半導体装置１は、セル９側にドレイン電極４５が形成され、シリコン基板３の裏面にソース電極７が形成されている。 - 特許庁

An annular part of this power MOSFET is provided with a drain bump electrode and source, gate, and drain electrodes can be led out of a semiconductor chip surface.例文帳に追加

本発明はパワーＭＯＳＦＥＴのアニュラーにドレインバンプ電極を設けることにより、ソース、ゲートおよびドレイン電極を半導体チップ表面から取り出せるものである。 - 特許庁

To provide a means of suppressing a leak current of a reverse-surface channel of a MOSFET formed on an SOS substrate where a thin silicon layer of ≤0.1 μm is laminated.例文帳に追加

０．１μｍ以下の薄いシリコン層を積層したＳＯＳ基板に形成したＭＯＳＦＥＴの裏面チャネルによるリーク電流を抑制する手段を提供する。 - 特許庁

In an N-type well region 13a, on the other hand, a P-type MOSFET having the surface part of the well region 13a as a channel part is formed.例文帳に追加

一方、上記Ｎ−型ウエル領域１３ａには、このウエル領域１３ａの表面部をチャネル部とするＰ型ＭＯＳＦＥＴを形成する構成となっている。 - 特許庁

The semiconductor device comprises a semiconductor substrate 1 formed with a power MOSFET, a P-type first diffused region 28, a second diffused region 29 and a third diffused region 30 formed on a surface of an N-type diffused region (drift layer) 22 for constituting a drain region of the power MOSFET.例文帳に追加

パワーＭＯＳＦＥＴの形成された半導体基板１２において、パワーＭＯＳＦＥＴのドレイン領域を構成するＮ形拡散領域（ドリフト層）２２の表面にＰ形の第１拡散領域２８、第２拡散領域２９及び第３拡散領域３０を形成する。 - 特許庁

A p+ injection region 9 is formed in the neighborhood of an n+ drain region 8 of an MOSFET, and an injection gate electrode 16 is formed through an injection gate insulating film 15 from the surface to the surface of an n-drift layer 2.例文帳に追加

ＭＯＳＦＥＴのｎ^＋ ドレイン領域８近傍にｐ^＋ 注入領域９を設けその表面からｎ^− ドリフト層２表面まで注入ゲート絶縁膜１５を介して注入ゲート電極１６を設ける。 - 特許庁

An inactive region which exists under the surface channel of the conventional horizontal MOSFET is eliminated to reduce the on-state resistance, by forming an internal channel on the side face of a trench 106 formed from the surface of an SOI layer.例文帳に追加

ＳＯＩ層の表面から形成した溝１０６の側面に内部チャネルを形成することにより、従来の横型ＭＯＳＦＥＴの表面チャネルの下方に存在する不活性領域をなくし、オン抵抗の低減化を図る。 - 特許庁

The dispersion of the threshold voltage in the depression-type lateral MOSFET decreases by that the depth of the pn junction becomes shallow and besides the concentration of the impurities at the surface of the P well becomes low.例文帳に追加

ｐｎ接合深さが浅くなり、かつＰウェル５の表面の不純物濃度が低くなることで、デプレッション型ラテラルＭＯＳＦＥＴにおけるしきい値電圧のばらつきが減少する。 - 特許庁