「Memory Array」に関連した英語例文の一覧と使い方(18ページ目) - Weblio英語例文検索

The memory array circuit 4010 compares the addresses of the plurality of first memory cells with those of first memory cells to be written to select the first memory cells based on the comparison result.例文帳に追加

メモリアレイ回路４０１０は、複数個の第１メモリセルのアドレスと書き込み対象である第１メモリセルのアドレスとを比較し、比較結果に基づいて第１メモリセルを選択する。 - 特許庁

A memory array 1 has a memory cell having double gate structure, plural word lines to which a control gate of the memory cell is connected, and plural bit lines to which a drain of the memory cell is connected.例文帳に追加

メモリアレイ１は、２重ゲート構造を有するメモリセルと、メモリセルのコントロールゲートが接続された複数のワード線と、メモリセルのドレインが接続された複数のビット線とを持つ。 - 特許庁

This memory has a memory cell array region in which a plurality of twin memory cells having one word gate and first and second non-volatile memory elements controlled by first and second control gates are arranged.例文帳に追加

１つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリ素子とを有するツインメモリセルを、複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

A redundancy discriminating section 1200.0 stores previously a defective memory cell address in a regular memory cell array, and selects a redundancy memory cell instead of the regular memory cell in a normal operation mode.例文帳に追加

冗長判定部１２００．０は、正規メモリセルアレイ中の不良メモリセルアドレスを予め記憶し、通常動作モードにおいて、正規メモリセルの代わりに冗長メモリセルを選択する。 - 特許庁

When writing data to the first memory cell of the memory cell array, the control circuits 8 and 9 vary a writing level on the basis of write data which is to be written to a second memory cell adjacent to the first memory cell.例文帳に追加

制御回路８，９は、メモリセルアレイの第１メモリセルに書き込むとき、第１メモリセルに隣接する第２メモリセルに書き込む書き込みデータに基づき、書き込みレベルを変える。 - 特許庁

To invert a data stored in a memory cell while correctly reading the data stored in each memory cell, even when a memory cell array is composed of a plurality of memory cells.例文帳に追加

複数のメモリセルにてメモリセルアレイが構成される場合においても、個々のメモリセルに記憶されているデータの正確な読み出しを可能としつつ、メモリセルに記憶されているデータを反転する。 - 特許庁

When plural memory cells in a memory cell array 1 are successively selected and write-in of data is performed in a NOR type flash memory, plural memory cells are divided into a first group and a second group.例文帳に追加

ＮＯＲ型フラッシュメモリにおいて、メモリセルアレイ１内の複数のメモリセルを順次選択してデータの書き込みを行う際、複数のメモリセルを第１のグループと第２のグループに分ける。 - 特許庁

This is a memory device having a memory cell array 1 including at least one memory block B0-B7 equipped with a plurality of multilevel memory cells constituted to store information of N≥2 bits.例文帳に追加

１セルにつきＮ≧２ビットの情報を記憶するよう構成された複数のマルチレベルメモリセルを具える少なくとも１つのメモリブロック(B0-B7)を含むメモリセルアレー(1)を具えるメモリデバイスである。 - 特許庁

The nonvolatile semiconductor storage device is equipped with; a memory cell array 6 which stores data in a nonvolatile manner according to a difference of storage information between memory cells in a memory cell pair which is composed of two memory cells; and a write control section 1 which writes data to the memory cell array 6.例文帳に追加

本発明の不揮発性半導体記憶装置は、２つのメモリセルから成るメモリセル対でのメモリセル間の記憶情報の差によってデータを不揮発的に記憶するメモリセルアレイ６と、当該メモリセルアレイ６に対してデータの書き込むを行う書き込み制御部１とを備えている。 - 特許庁

In one embodiment of this invention, the nonvolatile semiconductor storage device includes a plurality of memory blocks connecting a plurality of memory cells thereto, and is equipped with the memory cell array for storing the test data in a predetermined memory block and an operation testing section for executing the operation test of the memory cell array by using the test data.例文帳に追加

本発明の一実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルを接続したメモリブロックを複数含み、所定のメモリブロック内にテストデータを記憶するメモリセルアレイと、前記テストデータを用いて前記メモリセルアレイの動作テストを実行する動作テスト部と、を備える。 - 特許庁

A first bit line pair BM, /BM for reading data from the desired memory cells of a memory cell array and a second bit line pair BS, /BS for writing data to the desired memory cells of another memory cell array are respectively formed in different layers via an interlayer insulation film 32.例文帳に追加

メモリセル列の任意のメモリセルよりデータを読み出す第１のビット線対ＢＭ，／ＢＭと、メモリセル列の他の任意のメモリセルにデータを書き込む第２のビット線対ＢＳ，／ＢＳとは、層間絶縁膜３２を介して、それぞれ異なる層に形成される。 - 特許庁

A nonvolatile memory array, provided with a plurality of FeGFET device, is formed.例文帳に追加

複数のＦｅＧＦＥＴデバイスを備える不揮発性メモリアレイを形成することができる。 - 特許庁

The write data with the detected error is accordingly not written into a memory array 100.例文帳に追加

この結果、誤りが検出された書き込みデータはメモリアレイ１００に書き込まれない。 - 特許庁

To reduce influence of proximity effect caused by high density characteristics of the memory cell array.例文帳に追加

メモリ・セル・アレイの配列の稠密特徴が引起こす近接効果の影響を減らす。 - 特許庁

To provide a high density, bidirectional reading/programming nonvolatile memory cell and its array.例文帳に追加

高密度な双方向性読出し／プログラム不揮発性メモリセル及び配列を提供する。 - 特許庁

To provide a nonvolatile memory array having a continuous charge storage dielectric stack.例文帳に追加

連続する電荷蓄積誘電体スタックを有する不揮発性メモリアレイを提供する。 - 特許庁

The array also includes electrical contacts to the memory cells including the substantially vertical structures.例文帳に追加

また、アレイは、実質的に縦型の構造を含むメモリセルに対する電気接点も含む。 - 特許庁

The memory cell array 21 of each bank 15a to 15d is provided with a storing part 21a.例文帳に追加

各バンク１５ａ〜１５ｄのメモリセルアレイ２１には、記憶部２１ａが設けられている。 - 特許庁

The memory array can be fabricated through a plurality of steps using the same mask.例文帳に追加

メモリアレイは、同じマスクを用いた複数のステップを用いて製作されることができる。 - 特許庁

A test circuit performs test determination by write-in and read-out for the memory array.例文帳に追加

テスト回路は、上記メモリアレイに対する書き込みと読み出しによる試験判定を行う。 - 特許庁

In addition, a method for forming the diode structure of a phase change data memory array is also provided.例文帳に追加

また、相変化データ記憶アレイのダイオード構造を形成する方法も提供される。 - 特許庁

SEMICONDUCTOR DEVICE, DATA RETRIEVAL CIRCUIT, METHOD OF READING MEMORY CELL ARRAY, AND METHOD OF RETRIEVING DATA例文帳に追加

半導体装置、データ検索回路、メモリセルアレイ判読方法、およびデータ検索方法 - 特許庁

To reduce the current required for a word line and a bit line in an MRAM memory array.例文帳に追加

MRAMメモリアレイにおいて、ワードラインおよびビットラインに必要とされる電流を低減させること。 - 特許庁

BIDIRECTIONAL READING/PROGRAMMING NONVOLATILE FLOATING GATE MEMORY CELL, ITS ARRAY AND FABRICATING METHOD例文帳に追加

双方向性読出し／プログラム不揮発性浮遊ゲート・メモリセル及びその配列及び製造方法 - 特許庁

The hiding type rewriting 2P2N pseudo-SRAM having the array of memory cells is provided.例文帳に追加

メモリセルのアレイを備えた隠ぺい型再書き込み２Ｐ２Ｎ擬似ＳＲＡＭを提供する。 - 特許庁

THREE-DIMENSIONAL MEMORY ARRAY HAVING IMPROVED CONTACT LAYOUT OF STRING SELECTION LINE AND BIT LINE例文帳に追加

ストリング選択線及びビット線の改善されたコンタクトレイアウトを有する３次元メモリアレイ - 特許庁

To prevent information of a memory cell array block from being rewritten or erased erroneously or illegally.例文帳に追加

メモリセルアレイブロックを間違ってまたは不正にする情報の書換えや消去を防止する。 - 特許庁

The power source pad 20 and a sense amplifier 12A are arranged at one end of a memory cell array 11.例文帳に追加

メモリセルアレイ１１の一端には、電源パッド２０とセンスアンプ１２Ａが配置されている。 - 特許庁

At least one of the dummy word line and the dummy bit line is disposed outside the memory cell array.例文帳に追加

ダミーワード線及びダミービット線の少なくとも１つはメモリセルアレイの外部に配置される。 - 特許庁

The corrected data retained in the page register 22 is written to the memory cell array 21.例文帳に追加

ページレジスタ２２に保持されている訂正済みのデータは、メモリセルアレイ２１に書き込まれる。 - 特許庁

The cross point cell array 1 is provided with a plurality of memory cells 2 and a plurality of dummy cells 8.例文帳に追加

クロスポイントセルアレイ１は，複数のメモリセル２と，複数のダミーセル８とを備えている。 - 特許庁

The memory array part is connected to the pair of bit lines, and provided on both sides outside the sense amplifier part.例文帳に追加

メモリアレイ部はビット線対に接続され、センスアンプ部の両外側に設けられる。 - 特許庁

MEMORY ARCHITECTURE FOR PARALLEL DATA ACCESS IN ARBITRARY DIMENSION OF N-DIMENSIONAL RECTANGULAR DATA ARRAY例文帳に追加

Ｎ次元矩形データアレイの任意の所与次元におけるパラレルデータアクセスのためのメモリアーキテクチャ - 特許庁

QUANTUM DOT-BASED MAGNETIC RANDOM ACCESS MEMORY CELL, ARRAY THEREOF AND MANUFACTURING METHOD THEREFOR例文帳に追加

量子ドットをベースにした磁気ランダムアクセスメモリセルとそのアレイ、および、これらの製造方法 - 特許庁

An ECC circuit corrects data read from the memory cell array based on redundant data.例文帳に追加

ＥＣＣ回路は、メモリセルアレイから読み出されたデータを冗長データに基づいて訂正する。 - 特許庁

The data storage circuit 10 and the memory cell array 1 are formed on the same well region 56.例文帳に追加

データ記憶回路１０とメモリセルアレイ１は同一のウェル領域５６上に形成される。 - 特許庁

Hydrogen barrier films 42 and 44 are formed at least over the memory cell array 100.例文帳に追加

少なくともメモリセルアレイ１００の上に、水素バリア膜４２，４４が形成されている。 - 特許庁

Different sub decode signals are supplied to respective blocks BL_1-BL_m, constituting a memory cell array.例文帳に追加

メモリセルアレイを構成している各ブロックＢＬ_1〜ＢＬ_mに異なるサブデコード信号を供給する。 - 特許庁

This integrated circuit device 10 includes a memory cell array 522 and a read control circuit 523.例文帳に追加

集積回路装置（１０）は、メモリセルアレイ（５２２）と読み出し制御回路（５２３）とを含む。 - 特許庁

The base of the memory cell array 11 is set lower than the base of the peripheral circuit 12.例文帳に追加

そして、メモリセルアレイ１１の底面は、周辺回路１２の底面より低く設定される。 - 特許庁

To provide a behavioral synthesis tool that attains a packing having improved array for a memory.例文帳に追加

メモリに対する配列の改善されたパッキングを実現する動作合成ツールを提供する。 - 特許庁

To provide a distributed memory array which supports both random access and file storage operations.例文帳に追加

ランダムアクセス動作及びファイル格納動作をサポートする分散型メモリアレイを提供する。 - 特許庁

To provide a method for set programming of a phase change memory array, and to provide a write driver circuit.例文帳に追加

相変化メモリアレイのセットプログラミング方法、及び書き込みドライバ回路を提供する。 - 特許庁

To efficiently arrange bit-line drivers in a memory array of a thin film magnetic storage device.例文帳に追加

薄膜磁性体記憶装置のメモリアレイにおいてビット線ドライバを効率的に配置する。 - 特許庁

The same stored data as stored data stored in a memory array 2a of a CAM section CMU are made to be stored in a memory array 2b of a RAM section RMU, and a check bit for deciding an error of the stored data stored in the memory array 2b is further added and is made to be stored.例文帳に追加

ＣＡＭ部ＣＭＵのメモリアレイ２ａに記憶された記憶データと同じ記憶データをＲＡＭ部ＲＭＵのメモリアレイ２ｂに記憶させるとともに、メモリアレイ２ｂに記憶させる記憶データのエラーを判定するための検査ビットをさらに付加して記憶させる。 - 特許庁