「Memory Array」に関連した英語例文の一覧と使い方(22ページ目) - Weblio英語例文検索

METHOD AND SYSTEM FOR MULTI-DIMENSIONAL ARRAY ACCESS, MEMORY CONTROL SYSTEM, AND FOURIER CONVERSION SYSTEM例文帳に追加

多次元配列アクセス方法、多次元配列アクセス装置、メモリ制御装置、およびフーリエ変換装置 - 特許庁

The memory cells can be arranged in high density and the array occupancy area can be reduced accordingly.例文帳に追加

メモリセルを高密度で配置することができ、応じてアレイ占有面積を低減することができる。 - 特許庁

A current waveform of the write word/bit line current is controlled for each chip or each memory cell array.例文帳に追加

書き込みワード／ビット線電流の電流波形は、チップ毎又はメモリセルアレイ毎に制御される。 - 特許庁

Then, the processing part 9 performs access to a memory cell array 8 by the restored command bit column C1.例文帳に追加

次に、処理部９は、復元されたコマンドビット列Ｃ１によってメモリセルアレイ部８にアクセスする。 - 特許庁

TEST-WRITE-IN METHOD FOR CELL ARRAY OF SEMICONDUCTOR MEMORY, AND CIRCUIT PERFORMING THE METHOD例文帳に追加

半導体メモリーのセルアレイへの試験的書き込み方法およびその方法を実行する回路 - 特許庁

Electrodes which function as a bit line or word line are connected mutually among each memory array.例文帳に追加

ビット線またはワード線として機能する電極が、各メモリアレイ層間で互いに接続する。 - 特許庁

A computer array (100) includes fields of processors (101-124) having an individual memory each.例文帳に追加

各プロセッサが個別のメモリを有するプロセッサ（１０１−１２４）のフィールドを含むコンピュータアレイ（１００）。 - 特許庁

The propriety of access to the memory cell array is determined by the access data stored in the storage.例文帳に追加

メモリセルアレイのアクセス可否は、貯蔵装置に貯蔵されているアクセスデータによって決定される。 - 特許庁

The memory cell array stores the 1st and 2nd data transmitted through the 1st and 2nd paths.例文帳に追加

メモリセルアレイは、第１及び第２経路を通じて伝送された第１及び第２データを保存する。 - 特許庁

load a previously saved state of a memory caching array from a classical cache file Parameter 例文帳に追加

典型的なキャッシュファイルから以前に保存したメモリキャッシングの配列の状態をロードします。 - PEAR

To provide a method of manufacturing a memory cell array which is capable of improving characteristics of a ferroelectric capacitor.例文帳に追加

強誘電体キャパシタの特性が向上できるメモリセルアレイの製造方法を提供する。 - 特許庁

INTEGRATED CIRCUIT DEVICE INCLUDING AT LEAST ONE RANDOM ACCESS MEMORY ARRAY, AND METHOD FOR OPERATION THEREOF例文帳に追加

少なくとも１つのランダムアクセスメモリアレイを含む集積回路装置およびその動作のための方法 - 特許庁

A memory cell array 1 is constituted by arranging a memory cell MC of a current pull-in type at an intersection part of a bit line BL and a word line WL.例文帳に追加

メモリセルアレイ１はビット線ＢＬとワード線ＷＬの交差部に電流引き込み型のメモリセルＭＣを配置して構成される。 - 特許庁

A memory cell array 1 includes a plurality of memory cells MC which are formed at intersections of a plurality of word lines WL and a plurality of bit lines BL.例文帳に追加

メモリセルアレイ１は、複数のワード線ＷＬと複数のビット線ＢＬの交点に形成された複数のメモリセルＭＣを有する。 - 特許庁

To provide a method for producing a semiconductor memory device capable of preventing erroneous readout due to a leak current caused by a content held in a memory cell array.例文帳に追加

メモリセルアレイの保持内容に起因するリーク電流による誤読み出しを抑制可能な半導体記憶装置を製造する。 - 特許庁

INTEGRATED CIRCUIT DEVICE INCLUDING MEMORY ARRAY, AND METHOD FOR POWER GATING IN INTEGRATED CIRCUIT DEVICE IN WHICH MEMORY WITH SENSE AMPLIFIER IS INCORPORATED例文帳に追加

メモリアレイを含む集積回路装置、およびセンスアンプを有するメモリを組込んだ集積回路装置においてパワーゲートするための方法 - 特許庁

To provide a semiconductor memory device which has a memory cell array on which power consumption can be reduced, while in which circuit area can be reduced.例文帳に追加

低消費電力化が可能なメモリセルアレイを有するとともに、回路面積を縮小可能な半導体記憶装置を提供する。 - 特許庁

To provide a semiconductor memory device that achieves high integration while achieving power consumption reduction in the whole memory cell array.例文帳に追加

メモリセルアレイ全体の消費電力を削減することが可能であり、且つ高集積化の可能な半導体記憶装置を提供する。 - 特許庁

A mobile communication device includes a wait state memory register 138 for flash bus wait states that is used in using different portions of a flash memory array.例文帳に追加

フラッシュメモリ列の異なる部分を用いて使用するためのフラッシュバス待機状態のための待機状態メモリレジスタ１３８を持つ。 - 特許庁

The memory cell array 1 is provided with a plurality of memory cell M00-, arranged in a matrix state and plurality of word lines WORD_0 and so on.例文帳に追加

メモリセルアレイ１は、行列状に配列された複数の不揮発性メモリセルＭ００〜と、複数のワード線ＷＯＲＤ＿０〜とを備える。 - 特許庁

The memory sub-array has a plurality of memory cells sharing a sense amplifier and connected to each bit line and word line and arranged in a matrix type.例文帳に追加

前記メモリサブアレイは、センスアンプを共用し、各々ビット線とワード線に接続されマトリクス状に配置された複数のメモリセルを有する。 - 特許庁

A memory cell array 1 is constituted by arranging memory cells MC at intersection parts of plural bit, lines BL, /BL and plural word lines WL.例文帳に追加

メモリセルアレイ１は、複数本のビット線ＢＬ，／ＢＬと複数本のワード線ＷＬの交差部にメモリセルＭＣを配置して構成される。 - 特許庁

To reduce a layout area of a memory cell array in a TC parallel unit series-connected ferroelectric memory.例文帳に追加

本発明は、ＴＣ並列ユニット直列接続型強誘電体メモリにおいて、メモリセルアレイのレイアウト面積を縮小できるようにする。 - 特許庁

A single shared register 50 is adapted outside the memory cell array, corresponding to disable areas formed within the shared memory areas.例文帳に追加

共有レジスタ５０は、前記共有メモリ領域内のディスエーブル領域に対応して前記メモリセルアレイの外部に単一に設けられる。 - 特許庁

The memory controller 132 decodes the command data 91 by a decoding circuit 1321 and stores the content data 92 in an memory array 131.例文帳に追加

メモリコントローラ１３２は、復号化回路１３２１によりコマンドデータ９１を復号化し、コンテンツデータ９２をメモリアレイ１３１に格納する。 - 特許庁

Memory cell power source wirings LMG11-LMG24 for supplying a ground potential are provided corresponding to each column of a normal memory cell array.例文帳に追加

正規メモリセルアレイの各列に対応して、接地電位を供給するためのメモリセル電源配線ＬＭＧ１１〜ＬＭＧ２４が設けられる。 - 特許庁

To provide a semiconductor memory device in which a data set uptime can be made a fixed value independently of storage capacity of a memory cell array.例文帳に追加

データ・セットアップタイムをメモリセルアレイの記憶容量によらずに一定の値とすることができる半導体記憶装置を提供する。 - 特許庁

To provide a semiconductor integrated circuit device including a semiconductor memory which helps to promote microfabrication and higher integration of a memory cell array.例文帳に追加

メモリセルアレイの微細化、及び高集積化を進展させ易い半導体メモリを含む半導体集積回路装置を提供すること - 特許庁

The sense amplifier is connected to the memory cell array through a bit line, and senses and amplifies data of a selected memory cell connected to the selected word line.例文帳に追加

センスアンプはビットラインを介してメモリセルアレイと接続され、選択されたワードラインに接続されたメモリセルのデータを感知増幅する。 - 特許庁

To provide a self alignment method for forming a semiconductor memory array constituted of a plurality of floating gate memory cells on a semiconductor substrate.例文帳に追加

複数のフローティングゲートメモリセルからなる半導体メモリアレイを半導体基板に形成するための自己整合方法を提供する。 - 特許庁

To provide a non-volatile semiconductor memory with a reduced area of a memory cell array while maintaining the same function as that of a conventional one.例文帳に追加

従来と同等の機能を維持しつつ、メモリセルアレイの面積をより縮小した不揮発性半導体記憶装置を提供する。 - 特許庁

Many pairs of memory cells, each sharing an n+ type source diffusion layer 8, are arranged in a matrix to constitute a memory array.例文帳に追加

ｎ＋型ソース拡散層８を共有した一対のメモリセルを単位として、これらがマトリックス状に配置され、メモリセルアレイを構成している。 - 特許庁

The semiconductor memory has a function to divide a page in the memory cell array into a plurality of e segments and to check the presence of fail bits for each segment in block.例文帳に追加

メモリセルアレイ内のページを複数のセグメントに分割し、各セグメント毎にフェイルビットの存否を一括検知する機能を具備する。 - 特許庁

Even when the memory cell array 100 is put in the busy state, necessary data can be input to the first memory device 10 by the first to third buffers 14 to 16.例文帳に追加

第１〜第３バッファ１４〜１６により、ビジー状態であっても第１メモリ装置１０に必要なデータを入力可能になる。 - 特許庁

A BIST circuit 100 detects the defective memory cell by conducting an operation test of a memory cell array 30 when the power source is turned on.例文帳に追加

ＢＩＳＴ回路１００は、電源起動時においててメモリセルアレイ３０に対して動作テストを実行し欠陥メモリセルを検出する。 - 特許庁

A nonvolatile memory device for reducing programming current and improving reliability includes a memory cell array, a write circuit, and a verification circuit.例文帳に追加

プログラミング電流を低減し、信頼性を向上させる不揮発性メモリ素子は、メモリ・セル・アレイ、書き込み回路、及び検証回路を有する。 - 特許庁

In the memory cell array 1, a plurality of memory cells connected to a plurality of word lines and a plurality of bit lines are arranged in a matrix.例文帳に追加

メモリセルアレイ１は、複数のワード線、及び複数のビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

The cycle of this clock signal is set according to the information storing and holding time of the memory cell of a memory array 1 during the nonoperation.例文帳に追加

このクロック信号の周期は、非動作時におけるメモリアレイ１のメモリセルの情報記憶保持時間に応じて設定されている。 - 特許庁

MEMORY CIRCUIT USING SPIN MOSFET, PATH TRANSISTOR CIRCUIT WITH MEMORY FUNCTION, SWITCHING BOX CIRCUIT, SWITCHING BLOCK CIRCUIT, AND FIELD PROGRAMMABLE GATE ARRAY例文帳に追加

スピンＭＯＳＦＥＴを用いたメモリ回路、メモリ機能付きパストランジスタ回路、スイッチングボックス回路、スイッチングブロック回路、およびフィールドプログラマブルゲートアレイ - 特許庁

A semiconductor memory device has a memory cell array 22, a row decoder 21, a column decoder 22, an error correction circuit 26, and output circuits 27, 28.例文帳に追加

半導体記憶装置２は、メモリセルアレイ２２、行デコーダ２１、列デコーダ２２、誤り訂正回路２６および出力回路２７，２８を有する。 - 特許庁

To provide a semiconductor memory in which a single clock signal is supplied to output circuits corresponding to each memory cell array.例文帳に追加

単一のクロック信号が各メモリセルアレイに対応する出力回路に供給される半導体記憶装置を提供することである。 - 特許庁

By the memory test circuit described in this embodiment, the memory BIST is made for all the bits in a real array section and a redundancy section of a memory MEMR under test in the direct memory BIST mode, and the memory BIST can be made only for the bits in the real array section of the memory MEMR under test in the redundant memory BIST mode.例文帳に追加

これにより、本発明の実施形態によるメモリテスト回路によれば、ダイレクトメモリＢＩＳＴモードにおいて、テスト対象メモリＭＥＭＲの実アレイ部と冗長部との全てのビットを対象としたメモリＢＩＳＴを実行し、リダンダンシメモリＢＩＳＴモードにおいて、テスト対象メモリＭＥＭＲの実アレイ部のビットのビットのみを対象としたメモリＢＩＳＴを実行することができる。 - 特許庁

The flash memory device includes a memory cell array comprising memory cells arranged in rows and columns, a page buffer circuit having a single latch structure and configured to read data from a selected memory cell in the memory cell array, and a controller controlling the page buffer circuit having the single latch structure so as to detect a memory cell in which electric charges loss is caused out of memory cells of the selected row.例文帳に追加

フラッシュメモリ装置は、行と列で配列されたメモリセルを含むメモリセルアレイと、前記メモリセルアレイの選択されたメモリセルからデータを読み出すように構成されたページバッファ回路と、前記選択された行のメモリセルのうち、電荷損失が生じたメモリセルを検出するように前記単一のラッチ構造を有する前記ページバッファ回路を制御する制御器と、を含む。 - 特許庁

In the OTP memory having a memory cell array and an inspection circuit, the OTP memory with a low failure rate is provided, by predicting the failure rate of the memory element of the memory cell array from a cumulative frequency distribution of a short circuit rate, with respect to a writing voltage of the memory element included in the inspection circuit, and eliminating a substrate with a high failure rate.例文帳に追加

メモリセルアレイと検査回路を有するＯＴＰメモリにおいて、検査回路が有するメモリ素子の書き込み電圧に対するショート率を累積度数分布から、メモリセルアレイが有するメモリ素子の不良の発生率を予測し、不良の発生率が高い基板を排除することにより、不良の発生率が低いＯＴＰメモリを提供することができる。 - 特許庁

A semiconductor memory in the present invention comprises: a memory cell array 100 including multiple memory cells which are arranged in a form of matrix and are capable of accumulating an electric charge; row selection means for selecting a memory cell in a row direction of the memory cell array; and write control means for writing data by applying a write pulse to the memory cell selected by the row selection means.例文帳に追加

本発明の半導体メモリは、行列状に配列され、電荷を蓄積可能な複数のメモリセルを備えたメモリセルアレイ１００と、メモリセルアレイの行方向のメモリセルを選択する行選択手段と、行選択手段によって選択されたメモリセルに書込みパルスを印加することによってデータの書込みを行う書込み制御手段とを有する。 - 特許庁