「Memory Array」に関連した英語例文の一覧と使い方(23ページ目) - Weblio英語例文検索

A memory array 2 including a memory cell array in which destructive read type memory cells are integrated, an address buffer 3 outputting an internal address signal corresponding to an external address signal, an address decoder 4 outputting a memory cell selection signal based on the result of decoding and a controller 5 are provided.例文帳に追加

破壊読み出し型のメモリセルが集積されたメモリセルアレイを含むメモリアレイ２と、外部アドレス信号に対応した内部アドレス信号を出力するアドレスバッファ３と、内部アドレス信号をデコードし、デコード結果に基づいてメモリセル選択信号を出力するアドレスデコーダ４と、コントローラ５とを具備する。 - 特許庁

To improve generation of a phenomenon that even when a flash memory copied from a mother flash memory is inserted into a socket of a flash memory of a flash file system which prepares the motor flash memory, data cannot be read out because a logical array of data is the same but a physical array is changed.例文帳に追加

マザーフラッシュメモリを作成したフラッシュファイルシステムのフラッシュメモリのソケットに、マザーフラッシュメモリをコピーしたフラッシュメモリを差し込んでも、データの論理的な並びは同じでも物理的な並びが変わっているために読み取ることができない現象が生じることを改善する。 - 特許庁

This device is provided with a first serial access memory performing delivery and receipt of data with the memory cell array and a second serial access memory performing delivery and receipt of data with the plurality of arithmetic circuit 40 in addition to a memory cell array 10 holding data and a plurality of arithmetic circuit 40 performing receiving operation.例文帳に追加

データを保持しておくメモリセルアレイ１０とデータを受取り演算を行う複数の演算回路４０に加え、メモリセルアレイ１０との間でデータ授受を行う、第１のシリアルアクセスメモリと、複数の演算回路４０との間でデータ授受を行う、第２のシリアルアクセスメモリとを備える。 - 特許庁

A cross-point RRAM memory array includes a word line array having an array of parallel word lines and a bit line array having an array of parallel bit lines perpendicular to the word lines, wherein a cross-point is formed between the word lines and the bit lines.例文帳に追加

クロスポイント型ＲＲＡＭメモリアレイは、複数のワード線を平行に配列してなるワード線配列と、前記複数のワード線に対して直交する複数のビット線を平行に配列してなるビット線配列を備え、前記ワード線と前記ビット線との間にはクロスポイントが形成されている。 - 特許庁

During the wafer burn-in test operation, a write/read control means 607 controls the write operation to the memory cell array 601 and read operation from the memory array 601 in response to the signal to be applied to the fourth pin A3.例文帳に追加

ウェハバーンインテスト時、書込み／読出し制御手段607 が第４ピンA3に印加される信号に応答して前記メモリセルアレイ601 に対する書込み動作及び前記メモリセルアレイ601 からの読出し動作を制御する。 - 特許庁

To provide a resistance change type memory cell array with a three-dimensional cross-point structure, achieving a structure depending on characteristics (low power consumption, and switching yield improvement, and the like) required for the memory cell array.例文帳に追加

メモリセルアレイとして要求される特性（低消費電力化，スイッチング歩留まり向上）に応じた構造を実現することができる三次元クロスポイント構造の抵抗変化型メモリセルアレイを提供する。 - 特許庁

An SRAM macro 100 includes the normal operation mode for allowing an access to a plurality of memory cell array blocks and the power-down mode for floating bit lines BL and /BL of the plurality of memory cell array blocks.例文帳に追加

ＳＲＡＭマクロ１００は、複数のメモリセルアレイブロックに対してアクセスが可能な通常動作モードと、複数のメモリセルアレイブロックのビットラインＢＬ，／ＢＬをフローティングにするパワーダウンモードを備える。 - 特許庁

A DRAM 121 in which a semiconductor integrated circuit is incorporated in a chip is provided with a redundant memory cell array 123 for monitoring a refresh-time other than a regular memory cell array 122 storing actual data.例文帳に追加

半導体集積回路がチップ内に内蔵するＤＲＡＭ１２１に、実際のデータをストアする正規メモリセルアレイ１２２以外にリフレッシュ時間をモニタするための冗長メモリセルアレイ１２３を設ける。 - 特許庁

A capacity load means connects the output terminal of the power supply circuit 113 to the decoder of the main body memory cell array 101 when the power supply circuit 113 supplies power to the ROM memory cell array 104.例文帳に追加

容量負荷手段は、電源回路１１３がＲＯＭメモリセルアレイ１０４に電力を供給する時に本体メモリセルアレイ１０１のデコーダに電源回路１１３の出力端子を接続する。 - 特許庁

The plurality of parameters include the first parameter P1 for reading the first content C1 from the memory cell array 4 and the second parameter P2 for reading the second content C2 from the memory cell array 4.例文帳に追加

複数のパラメータには、メモリセルアレイ４から第１のコンテンツＣ１を読み出すための第１のパラメータＰ１と、メモリセルアレイ４から第２のコンテンツＣ２を読み出すための第２のパラメータＰ２とが含まれる。 - 特許庁

In a SRAM, a PCEQH circuit 4 is arranged in a memory cell array (region A) as a first pre-charge section, and a PCEQ circuit 1 is arranged at a border region of a memory cell array as a second pre-charge section.例文帳に追加

ＳＲＡＭは、ＰＣＥＱＨ回路４が第１のプリチャージ部として、メモリセルアレイ内（領域Ａ）に配置され、ＰＣＥＱ回路１が第２のプリチャージ部として、メモリセルアレイの境界領域に配置される。 - 特許庁

In the semiconductor device, a memory array where multiple memory cells of SRAM are arranged, a first peripheral circuit which writes data in the memory array and reads data therefrom, and multiple units of layout each including a switch group for interrupting connection of the memory array and the first peripheral circuit with a power supply line are arranged.例文帳に追加

本発明の半導体装置では、ＳＲＡＭのメモリセルが複数配置されているメモリアレイと、メモリアレイへのデータの書き込みおよびメモリアレイからのデータの読み出しを行う第１の周辺回路と、メモリアレイおよび第１の周辺回路と電源線との接続を遮断するスイッチ群とを含むレイアウトの単位が複数配置されている。 - 特許庁

To provide a method, circuit, and system to erase one or more NVM cells in a nonvolatile memory (NVM) array or array segments.例文帳に追加

不揮発性メモリ（「ＮＶＭ」）アレイ又はアレイセグメントにおける１つ又はそれ以上のＮＶＭセルを消去するための方法、回路及びシステムを提供する。 - 特許庁

In control of the disk array device (backup system), when power failure occurs, the disk array device is first operated in a first method to back up a main memory 1 by power supply from a battery 3.例文帳に追加

本ディスクアレイ装置（バックアップシステム）の制御では、停電時、まず第１の方式で動作させ、バッテリ３からの給電によりメインメモリ１をバックアップする。 - 特許庁

Sets of writeback data are accumulated in a cache memory in an array with a view toward maintaining a substantially uniform distribution of the data across different locations of the storage array.例文帳に追加

ライトバックデータのセットが記憶アレイの異なる場所にわたってデータの実質的に均一な分布を維持する目的でキャッシュメモリ内に整列して蓄積される。 - 特許庁

To provide a SOI (semiconductor-on-insulator) type transistor, memory, and other DRAM circuits and an array, and a transistor gate array, and a method for forming such structures on a same substrate.例文帳に追加

セミコンダクタ・オン・インシュレータ型のトランジスタ、メモリ及び他のＤＲＡＭ回路及びアレイ、トランジスタゲートアレイ、及びそのような構造体を同一基板上に形成する。 - 特許庁

To provide a control method for a disk array apparatus for determining the apparatus state of the disk array apparatus based on a data saving possibility of a cache memory.例文帳に追加

キャッシュメモリについてのデータ退避の可否に基づいて、ディスクアレイ装置の装置状態を決定するディスクアレイ装置制御方法を提供する。 - 特許庁

In product development, the type of a memory semiconductor device which can be first mounted is assumed to determine the reference electrode array (pin array) or a package size.例文帳に追加

製品開発においては、最初に搭載可能とするメモリ半導体装置の種類を想定して、基準電極配列（ピン配列）やパッケージサイズを決める。 - 特許庁

To form a semiconductor-on-insulator (SOI) type transistor, a memory, another DRAM circuit, another DRAM array, a transistor gate array, and such a structure on the same substrate.例文帳に追加

セミコンダクタ・オン・インシュレータ型のトランジスタ、メモリ及び他のＤＲＡＭ回路及びアレイ、トランジスタゲートアレイ、及びそのような構造体を同一基板上に形成する。 - 特許庁

When a sub-array S of some memory block MB is selected, the sub-array S is not selected along one lateral line of semiconductor chips CH, but selected laterally while shifting slantedly.例文帳に追加

あるメモリブロックＭＢのサブアレイＳを選択する場合、サブアレイＳは半導体チップＣＨの横一列に選択されずに、斜め横にずらしながら選択する。 - 特許庁

For making the disk array configuration information redundant, the disk array configuration information is held in both the nonvolatile memory 105 and a magnetic disk 109.例文帳に追加

また、ディスクアレイ構成情報を冗長化するために、ディスクアレイ構成情報を不揮発性メモリ１０６と磁気ディスク１０９の両方に保持する。 - 特許庁

To reduce inter-bit line noise and array noise, a sense amplifier area, and power consumption of an array during an operation without increasing a memory cell block size in an FRAM.例文帳に追加

ＦＲＡＭにおいて、メモリセルブロックサイズを大きくせずに、ビット線間ノイズとアレイノイズ、センスアンプ面積、動作時のアレイの消費電力を低減する。 - 特許庁

A memory cell array 10 is provided with a cell node stage potential setting circuit 121 constituting an expansion cell array to make classifying defective causes easy.例文帳に追加

不良原因の仕分けを容易にするために、メモリセルアレイ１０に対して拡張セルアレイを構成するセルノード段電位設定回路１２１を設ける。 - 特許庁

To provide an array which makes effective use of an available minimum shape by increasing the concentration of memory cells formed in SOI RRAM array.例文帳に追加

ＳＯＩ ＲＲＡＭアレイにおいて形成されたメモリセルの密度を増大し、利用可能な最小形状をうまく利用したアレイを提供すること。 - 特許庁

In this memory circuit provided with a cell array 1 and peripheral circuits 2 and 20, the cell array power source V1 to be supplied to the cell array is also supplied to the circuit 20 operated at the time of the power down mode.例文帳に追加

セルアレイ１と周辺回路２、２０とを有するメモリ回路において、セルアレイに供給するセルアレイ電源Ｖ１を、パワーダウンモード時に動作する回路２０にも供給することを特徴とする。 - 特許庁

The semiconductor memory device is provided with: a memory circuit 21 storing a plurality of redundancy information used for replacing a defective cell existing in a memory cell array 11 with a redundant cell in the redundant cell array 12; and a transfer control part 23 rearranging the plurality of redundancy information and transferring new redundancy information to a circuit block 100 including the memory cell array 11 and the redundant cell array 12.例文帳に追加

半導体記憶装置は、メモリセルアレイ１１内に存在する不良セルを冗長セルアレイ１２内の冗長セルと置き換えるために使用される複数のリダンダンシ情報を記憶する記憶回路２１と、前記複数のリダンダンシ情報を並び替え、且つ前記メモリセルアレイ１１と前記冗長セルアレイ１２とを含む回路ブロック１００に新たなリダンダンシ情報を転送する転送制御部２３とを具備する。 - 特許庁

A non-volatile semiconductor memory has memory cells 100 having first and second MONOS memory cells controlled by a word gate and a control gate, and a memory cell array region in which a plurality of memory cells are arranged in the direction of A and B.例文帳に追加

不揮発性半導体記憶装置は、ワードゲートと、コントロールゲートにより制御される第１，第２のＭＯＮＯＳメモリセルとを有するメモリセルを１００、第１及び第２の方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

A memory array 1 is connected to word lines and bit lines, and is constituted of a plurality of memory cells connected in series and arranged in a matrix form.例文帳に追加

メモリセルアレイ１は、ワード線、及びビット線に接続され、直列接続された複数のメモリセルがマトリックス状に配置されて構成されている。 - 特許庁

A pattern of a memory region selected by specifying a word line mode by a word line mode control circuit (106) in a memory array (101) is changed.例文帳に追加

ワード線モード制御回路（１０６）によるワード線モード指定により、メモリアレイ（１０１）において選択されるメモリ領域のパターンを変更する。 - 特許庁

A row decoder is disposed on a side of a memory cell array in a column direction and supplies a first driving signal for selecting a memory cell to a word line.例文帳に追加

ロウデコーダは、メモリセルアレイのカラム方向の側部に配置されメモリセルを選択するための第１駆動信号をワード線に供給する。 - 特許庁

A memory cell array includes, as a physical block, a set of NAND strings having word lines respectively connected to a plurality of memory cells in common.例文帳に追加

メモリセルアレイは、複数のメモリセルそれぞれに接続されたワード線を共通にもつＮＡＮＤストリングの集合を物理ブロックとして有する。 - 特許庁

To facilitate data reading, writing, and erasure of a memory element array including switching elements having nanogaps as memory elements with simple configurations.例文帳に追加

ナノギャップを有するスイッチング素子をメモリ素子としたメモリ素子アレイにおいて、簡易な構成で、データの読み出し、書き込み、消去の容易化を達成する。 - 特許庁

Thus, the redundant memory cell array stores the number of repair times, thereby quickly determining a memory repair state.例文帳に追加

このように、不良救済回数を記憶する冗長メモリセルアレイを設けることで、不良救済状態を素早く把握することが可能となる。 - 特許庁

A memory cell array 110 is provided with source wires SN0 to SN(n-2)/2 in the portion of one source wire to memory cells for two lines adjacent to each other.例文帳に追加

メモリセルアレイ１１０には、互いに隣り合う２行分のメモリセルに対して１つの割合で、ソース線ＳＮ０〜ＳＮ（ｎ−２）／２、が設けられる。 - 特許庁

The semiconductor memory device comprises a memory cell array, a plurality of work lines, a plurality of bit lines, a data line, a plurality of selector circuits, a precharge circuit, and a pull-down circuit.例文帳に追加

メモリセルアレイと、複数のワード線と、複数のビット線と、データ線と、複数のセレクタ回路と、プリチャージ回路と、プルダウン回路とを備えている。 - 特許庁

Thereby, all bits B0-B15 of data read from a memory cell array 2 become '0', and the universal memory 1 comes into a lock state that the data are protected.例文帳に追加

これにより、メモリセルアレイ２から読み出されるデータは全ビットＢ０〜Ｂ１５が“０”となり、ユニバーサルメモリ１はデータが保護されたロック状態となる。 - 特許庁

A row decoder 700 generates a word line drive signal WLEN by the burn-in enable-signal BEN and an address signal ADD, and drives a memory cell within a memory cell array 800.例文帳に追加

ローディコーダ700は、バーンインイネーブル信号BENとアドレス信号ADDによりワードライン駆動信号WLENを発生してメモリアレイ800内のメモリセルを駆動する。 - 特許庁

Each of a plurality of wells of a memory array formation region is formed to be continuous with a corresponding well of memory cells adjoining in a column direction.例文帳に追加

メモリアレイ形成領域の複数のウェルの各々は、列方向に隣接するメモリセルの対応するウェルと連続するように形成される。 - 特許庁

The memory access analysis processing means checks a memory access status of a variable and an array of the source program from the result of analysis of the source program.例文帳に追加

メモリアクセス解析処理手段は、原始プログラムの解析結果から、原始プログラムの変数及び配列のメモリアクセス状況を調査する。 - 特許庁

To provide a semiconductor memory device, capable of reducing the power consumption of an overall memory cell array, and facilitating manufacture with high reliability.例文帳に追加

メモリセルアレイ全体の消費電力を削減することが可能であり、且つ製造が容易で信頼性の高い半導体記憶装置を提供する。 - 特許庁

Third lines (WL) are formed successively over both ends of the memory cell array along the second axis and are connected with second ends of the memory cells.例文帳に追加

第３配線（WL）は、第２軸に沿ってメモリセルアレイの両端に亘って連続的に形成され、複数のメモリセルの第２端と接続されている。 - 特許庁

It disposes a read sense amplifier 102 and a write sense amplifier 104 on the same side in a memory array having memory cells.例文帳に追加

また、複数のメモリセルを有するメモリアレイ領域に対して、同じ側にリード系センスアンプ１０２と、ライト系センスアンプ１０４とを配置している。 - 特許庁

To provide a nonvolatile ferroelectric memory device in which reading can be performed uniformly in a whole memory cell array, and which can be miniaturized by reducing sensing voltage.例文帳に追加

メモリセルアレイ全体で均一に読書可能で、センシング電圧を低下させ小形化可能な不揮発性強誘電体メモリ装置を提供する。 - 特許庁

The flag circuit is set in response to detection of erasure un-completion in any one of memory cells by erasure verify operation of the memory cell array.例文帳に追加

フラグ回路は、メモリセルアレイの消去ベリファイ動作によりメモリセルのいずれかの消去未完了が検出されるのに伴ってセットされる。 - 特許庁

When it does not corresponds to an address, as a column address is performed before being latched, memory access operation is performed in the main memory array without delay.例文帳に追加

対応しない場合デコードはカラムアドレスがラッチされる前に実行されるので、メモリアクセス動作は遅れ無しで主メモリアレイ内で実行される。 - 特許庁