「address cache」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

In a preferred embodiment, a DFI-cache (Dynamic Frequent Instruction cache) is queried simultaneously with a main cache, and if a requested address is in either cache, a hit results.例文帳に追加

好適な実施形態では、ＤＦＩキャッシュ（Dynamic Frequent Instruction cache）に、主キャッシュと同時にクエリを行い、要求されたアドレスがいずれかのキャッシュにある場合、ヒットが生じる。 - 特許庁

The memory cache may be configured to permit, when a virtual address is presented to the cache, a matching cache line to be identified from the plurality of cache lines, the matching cache line having a matching address that matches the virtual address.例文帳に追加

メモリキャッシュは、仮想アドレスがキャッシュに与えられると、適合キャッシュラインが複数のキャッシュラインから同定できるように構成されることができ、ここで、適合キャッシュラインは、仮想アドレスに適合する適合アドレスを有する。 - 特許庁

compressing address trace data for cache simulations 例文帳に追加

キャッシュ・シミュレーションのためのアドレス追跡データの圧縮 - コンピューター用語辞典

The cache representation includes a cache entry to be uniquely referred from an address-way pair.例文帳に追加

キャッシュ表現は、アドレス−ウェイペアから一意に参照されるキャッシュエントリを含む。 - 特許庁

To provide a cache memory for performing cache hit determination of an input address in parallel with cache hit determination of a prefetch address which is not limited to the adjacent address of the input address.例文帳に追加

入力アドレスに対するキャッシュヒット判定と、入力アドレスの隣接アドレスに限定されないプリフェッチアドレスに対するキャッシュヒット判定とを並行して実行することが可能なキャッシュメモリを提供する。 - 特許庁

When the read address is found in the cache memory, that is, when a cache hit is made, designated read address data is outputted from the cache memory.例文帳に追加

リードアドレスがキャッシュメモリ内に発見された場合、すなわちキャッシュヒットした場合には、指定されたリードアドレスのデータはキャッシュメモリから出力される。 - 特許庁

LAYER 2 ADDRESS CACHE UPDATE CONTROL METHOD, DEVICE, AND PROGRAM例文帳に追加

レイヤ２アドレスキャッシュ更新制御方法、装置及びプログラム - 特許庁

METHOD AND DEVICE FOR LEVEL 2 CACHE/NEST ADDRESS TRANSLATION例文帳に追加

レベル２キャッシュ／ネスト・アドレスを変換する方法および装置 - 特許庁

The cache entry reference includes an address identifier and a way identifier.例文帳に追加

キャッシュエントリ参照は、アドレス識別子・ウェイ識別子を含む。 - 特許庁

A cache access control means 231 performs access to a cache memory 221 by using the access address acquired from the shared address bus 81 through a remote cache access address input means 265.例文帳に追加

キャッシュアクセス制御手段２３１は共有アドレスバス８１からリモートキャッシュアクセスアドレス入力手段２６５を介して取得したアクセスアドレスを用いて、キャッシュメモリ２２１へのアクセスを行う。 - 特許庁

When the processor executes the cache line fill instruction, the processor registers prescribed data in the cache line of tag address corresponding to the designation address in a cache memory, and validates the flag corresponding to the cache line of the tag address corresponding to the designation address.例文帳に追加

そして、プロセッサは、キャッシュライン充填命令を実行した場合に、キャッシュメモリにおける指定アドレスに対応するタグアドレスのキャッシュラインに所定データを登録するとともに、指定アドレスに対応するタグアドレスのキャッシュラインに対応するフラグを有効にする。 - 特許庁

To speed up conversion into a physical address and the judgment of a cache hit.例文帳に追加

物理アドレスへの変換とキャッシュヒット判定を高速化する。 - 特許庁

An instruction cache controller 213 connected with a cache memory generates a cache access for invalidating the designated cache block in response to the reception of the buffered address from the ICBI address buffer.例文帳に追加

キャッシュメモリに結合された命令キャッシュコントローラ（２１３）は、ＩＣＢＩアドレスバッファからのバッファされたアドレスの受け取りに応答して、指定されたキャッシュブロックを無効化するためにキャッシュアクセスを生成する。 - 特許庁

With a read request to a main memory as a trigger, the address and the cache state of each cache memory are registered to only a snoop filter corresponding to a requested cache line address.例文帳に追加

メインメモリへのリード要求をトリガとして、要求されるキャッシュラインアドレスに対応するスヌープフィルタのみに当該アドレスと各キャッシュメモリのキャッシュ状態を登録する。 - 特許庁

A cache access transmission means 132 outputs an access address acquired through a local cache access address input means 161 from a CPU 110 through a remote cache access address output means 164 to a shared address bus 81.例文帳に追加

キャッシュアクセス伝達手段１３２はＣＰＵ１１０からローカルキャッシュアクセスアドレス入力手段１６１を介して取得したアクセスアドレスを、リモートキャッシュアクセスアドレス出力手段１６４を介して共有アドレスバス８１に出力する。 - 特許庁

The three-dimensional image drawing device also has a vertex cache 22 storing the vertex list of the reading address and its peripheral address in addition to the polygon list cache.例文帳に追加

また、ポリゴンリストキャッシュに加えて、読み出しアドレス及びその周辺アドレスの頂点リストを記憶する頂点キャッシュ２２を備える。 - 特許庁

PROCESSOR WITH BRANCH TARGET ADDRESS CACHE AND DATA PROCESSING METHOD例文帳に追加

分岐先アドレス・キャッシュを備えたプロセッサおよびデータを処理する方法 - 特許庁

METHOD, APPARATUS AND SYSTEM FOR INVALIDATING MULTIPLE ADDRESS CACHE ENTRIES例文帳に追加

複数のアドレス・キャッシュ・エントリーを無効にする方法、装置およびシステム - 特許庁

To provide a cache controller for accelerating the operating speed of a cache by preventing delay in the generation of an address to be inputted to the cache.例文帳に追加

キャッシュに入力されるアドレスの生成が遅れを防止し、キャッシュの動作速度を向上させるキャッシュ制御装置を提供する。 - 特許庁

A cache determination part 33 of a cache control part 32 determines cache of an address ADR corresponding to counted value CT of a counter section 22.例文帳に追加

キャッシュ制御部３２のキャッシュ判定部３３は、カウンタ部２２のカウント値ＣＴに対応するアドレスＡＤＲをキャッシュ判定する。 - 特許庁

The cache control server is provided with a function for notifying its own address to a distributed cache system when the distributed cache system is added.例文帳に追加

さらに、キャッシュ制御サーバに、分散キャッシュシステムに追加した際に、自己のアドレスを分散キャッシュシステム内に通知する機能を持たる。 - 特許庁

The processor executes a cache line fill instruction to the cache line corresponding to a designation address.例文帳に追加

そして、プロセッサは、指定アドレスに対応するキャッシュラインに対してキャッシュライン充填命令を実行する。 - 特許庁

DYNAMIC MEMORY ALLOCATION METHOD FOR MAINTAINING UNIFORM DISTRIBUTION OF CACHE PAGE ADDRESS IN ADDRESS SPACE例文帳に追加

アドレススペース内にキャッシュページアドレスの均一な分布を維持するための動的なメモリ割り当て方法 - 特許庁

The corresponding entry shows translation from the valid address into the actual address with respect to the cache line.例文帳に追加

対応するエントリは、有効アドレスからキャッシュ・ラインに対する実アドレスへの変換を表す。 - 特許庁

When performing access to the network cache, the cache capacity is obtained by referring to the cache device list information, and the physical address of the cache is calculated form a cache line index so that the pertinent cache device can be specified.例文帳に追加

そして、このネットワークキャッシュへアクセスする場合には、このキャッシュデバイスリスト情報を参照してキャッシュ容量を取得するとともに、キャッシュラインインデックスからキャッシュの物理アドレスを算出し、該当のキャッシュデバイスを特定する。 - 特許庁

A cache load instruction is made usable for loading data located in the address of a main memory to the cache memory and the cache load instruction is used in fetching data estimated to be used from the address of the main memory to the cache memory.例文帳に追加

メインメモリのアドレスにあるデータをキャッシュメモリにロードさせるためのキャッシュロード命令が使えるようにし、このキャッシュロード命令により、使用が予想されるデータをメインメモリのアドレスからキャッシュメモリに取り込めるようにする。 - 特許庁

To provide a cache system for easily deciding the hit of a reading address.例文帳に追加

読み出しアドレスのヒット判定が簡便なキャッシュシステムを提供する。 - 特許庁

An address comparator 110 compares an address in data requesting with an address stored in an address storage means 109 and informs an external cache 2 of the compared result.例文帳に追加

アドレス比較器１１０は、データ要求中のアドレスと、アドレス記憶手段１０９のアドレスとを比較し、比較結果を外部キャッシュ２に通知する。 - 特許庁

An initializer reads the cache initialization record and initializes the cache entry by a record including an effective address-way pair.例文帳に追加

イニシャライザは、キャッシュ初期化記録を読み出し、有効なアドレス−ウェイペアを含む記録でキャッシュエントリを初期化する。 - 特許庁

The processors have volatile cache memories to be operated in a virtual address space larger than an actual address space.例文帳に追加

処理装置は、実アドレス空間より大きい仮想アドレス空間で動作する揮発性キャッシュ・メモリを有する。 - 特許庁

The disk cache areas are mapped on the virtual address spaces of the main processors 107, 112.例文帳に追加

ディスクキャッシュ領域は，メインプロセッサ107，112の仮想アドレス空間にマップされる。 - 特許庁

The translated actual address is used for performing access to a level 2 cache.例文帳に追加

変換された実アドレスはレベル２キャッシュをアクセスするために使用される。 - 特許庁

This cache memory is provided with an address holding part 5 optionally holding an address, and also, an optional address value held by the part 5 can be compared with tag memory data in the cache memory.例文帳に追加

キャッシュメモリに任意にアドレスを保持するアドレス保持部を設け、また、前記アドレス保持部に保持している任意のアドレス値とキャッシュメモリ内のタグメモリデータとを比較することを可能とする。 - 特許庁

To provide a set associative cache in which a position and a range of a cache block corresponding to one cache address do not change even if the number of sets and the number of ways are changed.例文帳に追加

セット数やウェイ数を変更しても、同一キャッシュアドレスに対応するキャッシュブロックの位置・範囲が変わらないセットアソシアティブキャッシュを提供する。 - 特許庁

The allocation of an access address to a cache memory is performed with standard memory capacity as a target in the cache controlling method controlling a cache memory.例文帳に追加

キャッシュメモリを制御するキャッシュ制御方法において、キャッシュメモリに対するアクセスアドレスの割り振りを、標準メモリ容量をターゲットとして行う。 - 特許庁

Cache memories 10 and 20 use the corrected physical set address and the corrected intra-set address instead of the physical set address and the intra-set address and uses the corrected outer physical set address and the corrected outer intra-set address instead of the outer physical set address and the outer intra-set address.例文帳に追加

キャッシュメモリ１０，２０は物理セットアドレス、セット内アドレスの代わりに修正物理セットアドレス、修正セット内アドレスを使い、外部物理セットアドレス、外部セット内アドレスの代わりに修正外部物理セットアドレス、外部修正セット内アドレスを用いる。 - 特許庁

In this cache memory controller 100, an SP flag is installed in each of the sub-lines of an L2 cache 13a, and an access virtual address is acquired from an instruction control part 11 by a cache control part 12, and when any data corresponding to the access virtual address do not exist, an L2 cache access address is output to an L2 cache control part 13.例文帳に追加

キャッシュメモリ制御装置１００は、Ｌ２キャッシュ１３ａのサブラインごとにＳＰフラグを設け、命令制御部１１からアクセス仮想アドレスをＬ１キャッシュ制御部１２が取得し、アクセス仮想アドレスに対応するデータが存在しない場合に、Ｌ２キャッシュアクセスアドレスをＬ２キャッシュ制御部１３に出力する。 - 特許庁

When a memory address included in a memory access request from a CPU 11 is the first memory address, a cache control part 14 executes access to the memory 15 by turning off cache control, and when the memory address included in the memory access request is the second memory address, turns on cache control to execute access to the cache 113.例文帳に追加

キャッシュ制御部１４は、ＣＰＵ１１からのメモリアクセス要求に含まれるメモリアドレスが第１のメモリアドレスである場合、キャッシュ制御をオフしてメモリ１５に対するアクセスを実行し、メモリアクセス要求に含まれるメモリアドレスが第２のメモリアドレスである場合、キャッシュ制御をオンして、キャッシュ１１３に対するアクセスを実行する。 - 特許庁

A cache control device 300 memorizes a part of the address (load address and column address) of the data which is being registered in the cache memory, compares it with that of the address of the memory access demanded during the registration of the data, specifies a data in the cache memory except for the data which is being registered and permits the memory access to the corresponding cache memory.例文帳に追加

キャッシュ制御装置３００は、キャッシュメモリに登録動作中データのアドレスの一部（ローアドレス、カラムアドレス）を記憶し、登録動作中に要求されるメモリアクセスのアドレスの該当部を比較し、登録動作中のデータを除いたキャッシュメモリ内のデータを特定し、該当するキャッシュメモリへのメモリアクセスを許可する。 - 特許庁

In order to access other cache lines, another cache word line is selected by rotating the decoded base address offset bits.例文帳に追加

他のキャッシュラインにアクセスするには、復号ベースアドレスオフセットビットを回転させることによって、別のキャッシュワードラインを選択する。 - 特許庁

PROCESSOR WITH CACHE WAY PREDICTION USING BRANCH TARGET ADDRESS AND METHOD THEREOF例文帳に追加

ブランチ目的アドレスを利用してキャッシュウェイを予測するプロセッサ及びその方法 - 特許庁

HARDWARE SUPPORTING EXCEPTION FOR PROCESSING SOFTWARE ERROR OF I/O ADDRESS CONVERSION CACHE ERROR例文帳に追加

Ｉ／Ｏアドレス変換キャッシュ・ミスのソフトウェア・ミス処理用ハードウェア支援エクセプション - 特許庁

An address selecting circuit 12 selects the value of the address counter 11 out of the output of the address counter 11 and the address signal on an address control bus 11 when the data bus 2 is not used, and sends the value as an address signal to a cache array.例文帳に追加

アドレス選択回路12は、アドレスカウンター11の出力とアドレス・制御バス１上のアドレス信号との内、データバス２が使用中でないときには、アドレスカウンター11の値を選択し、キャッシュアレイへのアドレス信号とする。 - 特許庁

When the address of the transfer destination is that of a cache server directly connected to the router or that of a local cache server, the router acquiring the contents rewrites the transfer destination address of the contents into the address of the cache server directly connected to the router and transfers the contents and when not, the router transfers the contents to the destination address of the contents.例文帳に追加

コンテンツを取得したルータでは、転送先のアドレスがルータに直接接続されたまたは、ローカルなキャッシュサーバである場合には、コンテンツの宛先アドレスを直接接続されたキャッシュサーバに書き換えて転送し、そうでない場合には、コンテンツの宛先アドレスに転送する。 - 特許庁

This cache controller prefetching an instruction code from a memory and storing it into the cache has: an address output part outputting a prefetch address corresponding to a comparison address when an instruction fetch address from a processor accords with the comparison address; and a load control part loading the instruction code to the cache from the outputted prefetch address of the memory.例文帳に追加

命令コードをメモリからプリフェッチしてキャッシュに格納させるキャッシュコントローラであって、プロセッサから命令フェッチアドレスが比較アドレスに一致したときには、比較アドレスに対応するプリフェッチアドレスを出力するアドレス出力部と、出力されたメモリのプリフェッチアドレスからキャッシュに命令コードをロードするロード制御部と、を有することを特徴とするキャッシュコントローラ。 - 特許庁