「clock input」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

According to the present invention, the input signal synchronized with the first clock is stably synchronized with the second clock having a lower frequency than the first clock.例文帳に追加

本発明によれば、第１クロックに同期された入力信号が前記第１クロックより低い周波数を有する第２クロックに安定して同期する。 - 特許庁

The input light signal 10 whose transmission rate is f(Gbit/s) is input to a frequency division clock signal extracting apparatus 12 for outputting a frequency division electric clock signal 14.例文帳に追加

分周クロック信号抽出装置12には、伝送レートがf(Gbit/s)である入力光信号10が入力されて分周電気クロック信号14が出力される。 - 特許庁

Each of the plurality of clock gating circuits controls connection between the clock input and the scan flip-flops corresponding to the input gating setting data.例文帳に追加

複数のクロックゲーティング回路のそれぞれは、入力されたゲーティング設定データに応じて、クロック入力とスキャンフリップフロップとの接続を制御する。 - 特許庁

A clock pulse CK1 different in phase from a clock pulse CK2 for driving the output circuit 70 is input to the input side of the transfer gate circuit 50.例文帳に追加

出力回路７０を駆動するクロックパルスＣＫ２とは位相の異なるクロックパルスＣＫ１をトランスファーゲート回路５０の入力側に入力する。 - 特許庁

A reference clock is input in a posterior border matching part and a phase control part.例文帳に追加

基準クロックが、後縁合わせ部および位相制御部に入力される。 - 特許庁

A counter 15 counts an input sample clock and provides an output of the count.例文帳に追加

カウンタ１５は、入力のサンプルクロックをカウントし、カウント値をして出力する。 - 特許庁

The method also includes modulating re-sampled chrominance data in the input clock domain by color subcarrier signals driven by the input clock.例文帳に追加

方法はまた入力クロック領域のリサンプルされた色差データを入力クロックで駆動される色副搬送波信号により変調することも含む。 - 特許庁

Input clock signals ICLK distributed through an input clock supply passage 35 are respectively given to timing regulating circuits 36-o to 36-n.例文帳に追加

入力クロック供給路３５を介して分配された入力クロック信号ＩＣＬＫは、各タイミング調整回路３６−０〜３６−ｎに与えられる。 - 特許庁

This test circuit gives delay of Δt to an input clock signal.例文帳に追加

このテスト回路は入力されるクロック信号にΔｔの遅延を与える。 - 特許庁

An arithmetic circuit 14 outputs an exclusive OR of the clock signal input from the input section 11 and the clock signal output from the selector 13.例文帳に追加

演算回路１４は、入力部１１から入力されたクロック信号と、セレクタ１３から出力されたクロック信号と、の排他的論理和を出力する。 - 特許庁

An input clock signal 101 is inputted into a frequency divider circuit 100, and a first clock signal 102 and a second clock signal 103 both of which are different in a phase each other with 1/2 frequency for the input clock are outputted.例文帳に追加

分周回路１００に、入力クロック信号１０１を入力して、入力クロックの１／２の周波数で互いに位相が異なる第１のクロック信号１０２、および第２のクロック信号１０３を出力させる。 - 特許庁

Plural input clock signals, whose frequencies are the same, are converted into a target clock signals, and the m cycles of the input clock signals are made equal to the n cycles of the target clock signal by using a noninteger frequency dividing device.例文帳に追加

非整数周波数分割装置を用いて、周波数が同じ複数個の入力クロック信号を目標クロック信号に変換して、入力クロック信号のｍ個の周期を目標クロック信号のｎ個の周期に等しくする。 - 特許庁

IN scan test mode, inspection data received by the inspection input terminal TI are held synchronously with a clock of master clock terminal MSK and are outputted from the output terminal Q synchronous with a clock of a slave clock input terminal SCK.例文帳に追加

スキャンテストモードにおいては、検査入力端子ＴＩに受けた検査データがマスタークロック端子ＭＳＫのクロックに同期して保持され、スレーブクロック入力端子ＳＣＫのクロックに同期して出力端子Ｑから出力される。 - 特許庁

The synchronization circuit is so designed as to generate a clock signal and to output the clock signal based on a time profile for a signal of a status input part 3 and a signal of a second clock input part 4 to a clock signal output part 621.例文帳に追加

同期回路はクロック信号を生成し、状態入力部３の信号用の時間プロファイルと、第２クロック入力部４の信号とに基づく該クロック信号を、クロック信号出力部６２１に出力するように、設計される。 - 特許庁

The flip-flop unit has the second input terminal and is connected to the first input terminal, and a clock input terminal is used for receiving a clock signal and the second output terminal.例文帳に追加

フリップフロップユニットは第二入力ターミナルを有し、第一出力ターミナルに接続され、クロック入力ターミナルはクロックシグナル及び第二出力ターミナルを受け取るのに用いられる。 - 特許庁

An input rhythm pattern storage section 212 causes RAM to store an input rhythm pattern on the basis of a clock signal output by a bar line clock output section 211 and an input trigger data.例文帳に追加

小節線クロック出力部２１１が出力するクロック信号と、入力されたトリガーデータとに基づいて、入力リズムパターン記憶部２１２は入力リズムパターンをＲＡＭに記憶させる。 - 特許庁

A first discharge circuit discharges the first input terminal during a period obtained, by subtracting target delay time from the period of an input clock within the first cycle of the input clock.例文帳に追加

第１ディスチャージ回路は入力クロックの第１サイクル内で入力クロックの周期から所定の目標遅延時間を引いた区間の間、第１入力端を放電させる。 - 特許庁

An input terminal IN is input with a use information signal (an area A1a) showing use information of the external clock and an input signal A1 comprising the external clock (an area A1b).例文帳に追加

入力端子ＩＮには、外部クロックの使用情報を示す使用情報信号（領域Ａ１ａ）及び外部クロック（領域Ａ１ｂ）からなる入力信号Ａ１が入力される。 - 特許庁

In this multiple clock generating circuit for generating an output clock fo by multiplying an input clock fr by M, generating a feedback clock fd by dividing the frequency of output clock fo into M stages, and matching the frequency of the input clock fr with that of the feedback clock fd at all the time, the jitter of the feedback clock fd is suppressed within an arbitrary range without depending on the number of multiplication.例文帳に追加

この発明は、入力クロックｆｒをＭ逓倍して出力クロックｆｏを生成し、出力クロックｆｏをＭ分周してフィードバッククロックｆｄを生成し、常に入力クロックｆｒとフィードバッククロックｆｄの周波数を一致させる逓倍クロック発生回路において、フィードバッククロックｆｄのジッタを逓倍数に依存させることなく、任意の範囲以内に抑えて構成される。 - 特許庁

A frequency identification circuit 2 receives an external clock signal extCLK received via a clock input buffer 1 of this semiconductor integrated circuit at its one input as a clock signal ECLK, and the frequency identification circuit 2 receives a basic clock signal BCLK generated by a basic clock oscillator 3 at the other input.例文帳に追加

クロック入力バッファ１を介して入力された外部クロック信号ｅｘｔＣＬＫを、クロック信号ＥＣＬＫとして、周波数同定回路２の一方の入力に供給し、基本クロック発振器３が形成した基本クロック信号ＢＣＬＫを周波数同定回路２の他方の入力に供給する。 - 特許庁

Output terminals A6, A7 of the internal clock generated at the built-in PLL are provided, one clock output terminal A6 is directly connected to a clock input terminal A2 of a latch 12 for data input, and the other clock output terminal A7 is directly connected to a clock input terminal A4 of a latch 14 for data output.例文帳に追加

内蔵ＰＬＬで生成される内部クロックの出力端子Ａ６，Ａ７を設け、その一方のクロック出力端子Ａ６をデータ入力用ラッチ１２のクロック入力端子Ａ２に直結し、他方のクロック出力端子Ａ７をデータ出力用ラッチ１４のクロック入力端子Ａ４に直結する。 - 特許庁

To define setup time and hold time of input data in relation to the input clock and I/O path delay time of output data in relation to the input clock when the clock of a built-in PLL is used in a macro cell.例文帳に追加

マクロセルにおいて内蔵ＰＬＬのクロックを使用するとき、入力クロックに対する入力データのセットアップ時間及びホールド時間、並びに入力クロックに対する出力データのＩ／Ｏパス遅延時間を定義できるようにする。 - 特許庁

When using the system clock SCK transmitted from the video signal input processing circuit 10 as a sampling clock of the external ADC 11, phases of an input clock inputted from the external ADC 11 and the system clock SCK are compared, and the phase of the system clock SCK to be transmitted as the sampling clock is controlled.例文帳に追加

外部ＡＤＣ１１のサンプリングクロックとして映像信号入力処理回路１０から伝送したシステムクロックＳＣＫを使用する場合に、外部ＡＤＣ１１から入力する入力クロックとシステムクロックＳＣＫの位相を比較して前記サンプリングクロックとして伝送すべきシステムクロックＳＣＫの位相を制御する。 - 特許庁

A timing verification device 11 computes a pulse width in a clock input terminal of an FF (Flip-Flop), to which an input clock signal is transmitted, with the pulse width of the input clock signal and a fluctuation coefficient according to the delay value and operation frequency of the input clock signal, and compares the computed pulse width with a reference value.例文帳に追加

タイミング検証装置１１は、入力されるクロック信号のパルス幅と、そのクロック信号の遅延値と動作周波数に応じた変動係数とによってそのクロック信号が伝達されるＦＦのクロック入力端子におけるパルス幅を算出し、該パルス幅と規格値とを比較するようにした。 - 特許庁

This device 1 has a data input terminal 2 where a data signal is inputted from outside, a clock input terminal 3 where a clock is inputted from outside, and a D flip-flop circuit 4 which is supplied with the data signal from the data input terminal 2 and the clock from the clock input terminal 3.例文帳に追加

半導体集積回路装置１は、外部よりデータ信号が入力されるデータ入力端子２と、外部よりクロックが入力されるクロック入力端子３と、データ入力端子２より入力されたデータ信号とクロック入力端子３より入力されたクロックが与えられるＤフリップフロップ回路４とを有する。 - 特許庁

A reference clock signal iclk is given to an input terminal D of a flip-flop circuit 1, and a clock signal qclk whose phase is delayed from that of the clock signal iclk by π/2 is given to an input terminal D of a flip-flop circuit 2.例文帳に追加

フリップフロップ回路１，２のＤ入力端子には、基準となるクロック信号ｉｃｌｋ，クロック信号ｉｃｌｋよりπ／２だけ位相が遅れたクロック信号ｑｃｌｋがそれぞれ入力される。 - 特許庁

A system clock signal CLK in a semiconductor memory is inputted from the outside of the semiconductor memory, and it is connected to clock input terminals of respective latches 81 to 84 inside a latch circuit 8 and to the clock input terminal of a control circuit 1.例文帳に追加

システムクロック信号ＣＬＫは、半導体メモリの外部から入力され、ラッチ回路８内の各ラッチ８１〜８４のクロック入力端子と、制御回路１のクロック入力端子に接続される。 - 特許庁

Since a phase control variable of the recovered clock can be changed depending on the phase difference between the input data and the recovered clock, the recovered clock synchronous with the input data can be generated.例文帳に追加

このようにすることで、入力データと再生クロックの位相差に応じて再生クロックの位相制御量を変化させることができるため、入力データに同期した再生クロックを生成することができる。 - 特許庁

A 1st input port 10 receives a DCS clock (a), a 2nd input port 12 receives a transmission line extracted clock (b), and a 3rd port 14 outputs a clock signal required for a station.例文帳に追加

第１入力ポート１０にＤＣＳクロックａが入力し、第２入力ポート１２に伝送路抽出クロックｂが入力し、局内で必要なクロック信号が第３ポート１４から出力される。 - 特許庁

To provide a clock generating circuit which can generate an output clock signal synchronized with an input signal while appropriately correcting deviation of an output clock signal caused by missing of an input signal.例文帳に追加

入力信号の欠落により発生する出力クロック信号のずれを適切に補正しつつ、入力信号に同期した出力クロック信号を生成することができるクロック生成回路を提供する。 - 特許庁

In this way, the clock signals delayed in steps can be outputted in response to the input clock signals IN, and signals that differ in period from the input clock signals IN can be outputted.例文帳に追加

これにより、入力クロック信号ＩＮに対し段階的に遅延されたクロック信号を順に出力することができ、入力クロック信号ＩＮと周期が異なる信号を出力できる。 - 特許庁

Compared with the case where there is only one clock input terminal for one system, a smaller number of clock buffer stages is required in the marco block.例文帳に追加

１系統のクロック入力端子が１個の場合に比べてマクロブロック内のクロックバッファ段数は少なくて済む。 - 特許庁

To provide a spread spectrum clock generator where a modulation profile change depending on frequency change of an input clock does not occur.例文帳に追加

入力クロックの周波数変化に依存して変調プロファイルが変化しないスペクトラム拡散クロックジェネレータを提供する。 - 特許庁

To provide a sampling clock generation circuit and teletext broadcasting data sampling circuit, in which a more accurate sampling clock can be generated from an input signal, without being affected by the accuracy of a slice level.例文帳に追加

入力信号から、スライスレベルの精度に影響されずにより正確なサンプリングクロックを生成する。 - 特許庁

A phase comparator 21 detects a phase difference between an input clock and an output clock and outputs a phase difference detection signal.例文帳に追加

位相比較器２１は入力クロックと出力クロックとの位相差を検出して位相差検出信号を出力する。 - 特許庁

To generate a clock signal having a desired phase from input multi-phase clock signals with a relatively small circuit scale.例文帳に追加

比較的小さな回路規模で、入力された多相クロック信号から所望の位相のクロック信号を生成する。 - 特許庁

To a flip-flop FF2, the internal clock signal 2CLK is input by a clock selector CS for a loop-back test.例文帳に追加

またフリップフロップＦＦ２には、ループバック試験には、クロックセレクタＣＳによって内部クロック信号２ＣＬＫが入力される。 - 特許庁

Clock signals given to various subsystems by the clock controller are extracted from one crystal oscillator input signal.例文帳に追加

クロック制御装置が種々のサブシステムに与えるクロック信号は１つの水晶発振器入力信号から引出される。 - 特許庁

To provide 5 clock generating circuit which can generate a clock enabling accurate delivery of data even if the phase of an input clock is not stable in a semiconductor integrated circuit for communication having a buffer for fetching input data, based on an input clock, and outputting the data.例文帳に追加

入力クロックに基づいて入力データを取り込んで出力するバッファを有する通信用半導体集積回路において、入力クロックの位相が安定していない場合においても正確なデータの受渡しを可能にするクロックを生成可能なクロック生成回路を提供する。 - 特許庁

A data input is latched synchronizing with a system clock input, and a plurality of register cells 20 through which the system clock input passes are divided into a plurality of groups, and the clock propagating routes of the plurality of register cells belonging to the same group are formed so that a plurality of sets of clock propagating cells 200 can be formed.例文帳に追加

データ入力をシステムクロック入力に同期してラッチするとともにシステムクロック入力を通過させる複数のレジスタセル２０を複数のグループに分け、同一のグループに属する複数のレジスタセルのクロック伝搬経路を形成して複数組のクロック伝搬セル２００ を形成する。 - 特許庁

The semiconductor integrated circuit device 100 includes a clock input 31 into which a clock signal CLK is input, a plurality of unit chip regions 40 arranged in a matrix form, and a first clock wiring network 30 which connects the clock input 31 to a plurality of the unit chip regions 40.例文帳に追加

半導体集積回路装置１００は、クロック信号ＣＬＫが入力されるクロック入力部３１と、マトリックス状に配置される複数の単位チップ領域４０と、そのクロック入力部３１と複数の単位チップ領域４０を接続する第一クロック配線網３０とを備える。 - 特許庁

The input of the synchronous clock generating circuit 16, the input of the divider 13 for counting the reference clock, the reference clock output from the oscillating circuit, or the clock output obtained by 1/2-dividing the reference clock by the 1/2 dividing circuit 12 or arranged mutually adjacently.例文帳に追加

また、同期クロック生成回路１６の入力と、基準クロックをカウントする分周器１３の入力と、発振回路１１からの基準クロック出力、または１／２分周回路１２で基準クロックを１／２分周したクロック出力とを、互いに直近に配置する。 - 特許庁

In a shift register 3, a shift clock pulse inputted to a shift clock pulse input terminal 1 is timely shifted to generate four shift clocks synchronizing with a dot clock pulse inputted to a dot clock pulse input terminal 2, and also generate four shift clock pulses of the inverse polarity by inverters 4a-4d.例文帳に追加

シフトクロックパルス入力端子１に入力されたシフトクロックパルスをシフトレジスタ３において、ドットクロック入力端子２に入力されたドットクロックごとに時間的にずれたシフトクロックを４個発生させ、インバータ４ａ〜４ｄによって極性が反対のシフトクロックパルス４個を発生させる。 - 特許庁

The phase detection unit 2 acquires phase information from input data, the clock signal generation unit generates a plurality of clock signals on the basis of the phase information, and the output unit outputs the input data and a selected clock signal among the plurality of clock signals generated by the clock signal generation unit.例文帳に追加

位相検出部２は、入力データから位相情報を取得し、クロック信号生成部は、位相情報に基づき、複数のクロック信号を生成し、出力部は、入力データと、クロック信号生成部で生成した複数のクロック信号のうち選択したクロック信号とを出力する。 - 特許庁

Since the fixed clock CLK1 is made to be always input, it is possible to always perform discrimination of the clock, and switching from the fixed clock CLK1 to the object clock CLK2, or from the object clock CLK2 to the fixed clock CLK1, is made to always be possible.例文帳に追加

固定クロックＣＬＫ１を常時入力としているため、常にクロックの判定を行うことが可能であり、固定クロックＣＬＫ１から対象クロックＣＬＫ２へ、または対象クロックＣＬＫ２から固定クロックＣＬＫ１への切り替えが常時可能となる。 - 特許庁