「clock input」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

The circuit for generating a dividing clock is provided with a counter operating at an input clock, a selector for selecting a load signal of the counter, a holding circuit for holding an output bit of the counter at a clock having a phase reverse to the input clock, and a logic gate for generating a dividing clock from the output bit of the counter and an output signal of the holding circuit.例文帳に追加

分周クロックを生成する回路として、入力クロックで動作するカウンタと、そのカウンタのロード信号を選択するセレクタと、そのカウンタの出力ビットを入力クロックの逆相のクロックで保持する保持回路と、そのカウンタの出力ビットと該保持回路の出力信号から分周クロックを生成する論理ゲートを具備したものである。 - 特許庁

This IIC bus control system comprises a clock output switching circuit 21 for switching the state for outputting a clock signal and a non-clock signal differed from the clock signal to devices A and B of each system according to control signal input of '0' or '1', which is provided between a clock line 2 and the signal input parts SCL A and SCL B of the devices A and B.例文帳に追加

クロックライン２とデバイスＡ、Ｂの信号入力部ＳＣＬ Ａ、ＳＣＬ Ｂとの間に、各系統のデバイスＡ、Ｂに、クロック信号と、クロック信号とは異なる非クロック信号とを出力する状態を、“０”または“１”の制御信号入力に応じて切り換えるクロック出力切換回路２１をＩＩＣバス制御システムが備える。 - 特許庁

To surely latch an input signal received by an input circuit by a latch circuit in clock synchronizing semiconductor memory in which the input circuit for the input signal is controlled by a chip enable signal.例文帳に追加

入力信号の入力回路がチップイネーブル信号で制御されるクロック同期式の半導体メモリにおいて、入力回路で受信した入力信号を確実にラッチ回路でラッチする。 - 特許庁

To provide a clock phase adjustment circuit that adjusts the phase of a sampling clock for an analog/digital converter so that a phase deviation between the sampling clock for analog/digital converter and an analog input signal is zeroed and a sampling point comes to the center point of the analog input signal.例文帳に追加

Ａ／Ｄ変換のサンプリングクロックとアナログ入力信号との位相ずれが０となるとともに、サンプリング点がアナログ入力信号の中心点となるようにクロックの位相調整を行うクロック位相調整回路を提供すること。 - 特許庁

The asynchronous circuit which processes an asynchronous signal that is not synchronous to a clock pulse string of a CPU side of the invention comprises a pseudo-clock generating means 13, which receives the asynchronous signal as an input signal and generates a pseudo-clock based on the input signal.例文帳に追加

本発明のＣＰＵ側のクロックパルス列に同期しない非同期信号を扱う非同期回路であって、非同期信号を入力信号として受け、入力信号に基づいて擬似クロックを生成する擬似クロック生成手段１３を備える。 - 特許庁

A synchronous clock signal PCK rises at a phase position of an input clock signal CKA when the external trigger signal EX-T arrives and falls at half cycle part of the input clock signal CKA, that is, at a phase position of duty 50%.例文帳に追加

同期クロック信号ＰＣＫを、外部トリガ信号ＥＸ−Ｔの到来時における入力クロック信号ＣＫＡの位相位置で立ち上げ、入力クロック信号ＣＫＡの半周期分、即ちデューティー５０％の位相位置で立ち下げる。 - 特許庁

An input signal is retimed by a positive clock of a voltage controlled oscillator 6-5 at a first retiming means 1-11, and a delay phase from the input signal of the positive clock is detected at a delay phase detecting means 1-12 of the positive clock.例文帳に追加

第１リタイミング手段１−１１で入力信号を電圧制御発振器６−５の正相クロックでリタイミングし、正相クロック遅れ位相検出手段１−１２で正相クロックの入力信号からの遅れ位相を検出する。 - 特許庁

To provide a device for supplying a clock enabling appropriate maintenance by allowing the condition of trouble of an input clock to be properly determined even when the frequency of the input clock temporally fluctuates due to jitters, wanderings or the like.例文帳に追加

入力クロックの周波数がジッタやワンダ等により時間的に変動する場合においても、入力クロックの不具合の状態を的確に判定することができようにし、適切な保守が可能となる、クロック供給装置を提供する。 - 特許庁

In the clock control circuit 10, a group of delay circuits 100 includes first to sixty-third delay circuits 201-263 for delaying input clock signals IN in steps, and a temporary zeroth delay circuit that outputs the input clock signals IN.例文帳に追加

クロック制御回路１０において、遅延回路群１００は、入力クロック信号ＩＮを段階的に遅延せしめる第１〜第６３遅延回路２０１〜２６３、および入力クロック信号ＩＮ自体を出力する仮の第０の遅延回路を含む。 - 特許庁

In the automatic arranging/wiring part 7-1 and 7-2, the gated clock circuit where first wiring in which a clock signal flows is connected to a first input terminal and second wiring where a control signal controlling the clock signal flows is connected to a second input terminal is arranged.例文帳に追加

自動配置配線部７−１＋７−２は、クロック信号の流れる第１配線を第１入力端子に、クロック信号を制御する制御信号の流れる第２配線を第２入力端子に接続されるゲーテッドクロック回路を配置する。 - 特許庁

The method includes re-sampling luminance and chrominance data in a re-sampling module to convert the luminance and chrominance data in a 27 MHz clock domain to be in an input clock domain other than 27 MHz of an input clock of the video-capturing device.例文帳に追加

方法はリサンプリング・モジュールで輝度データおよび色差データをリサンプルし、２７ＭＨｚクロック領域における輝度データおよび色差データをビデオ取り込み装置の入力クロックの２７ＭＨｚ以外の領域にあるように変換することを含む。 - 特許庁

An error discrimination part 2 is provided with a 15-input OR circuit 3, a 2-input AND circuit 4 and a clock synchronization type set flip-flop 5.例文帳に追加

エラー弁別部２は、１５入力論理和回路３、２入力論理積回路４及びクロック同期式セットフリップフロップ５を有する。 - 特許庁

To generate a regenerated optical clock signal 2 which synchronizes with an input data signal 1 even when a 0 sequence follows the input data signal.例文帳に追加

入力データ信号１に０シーケンスが続いても入力データ信号１に同期した再生成光クロック信号２を生成すること。 - 特許庁

To provide a phase difference detection circuit for detecting relative jitter by detecting both edge positions of input data and an input clock.例文帳に追加

入力データ、入力クロック両方のエッジ位置を検出し、相対的なジッタを検出する位相差検出回路を提供すること。 - 特許庁

Then, an input signal is taken in after change of a clock, and wasteful current consumption before the input signal is decided is suppressed.例文帳に追加

ここで、入力信号はクロックの変化後に取り込まれ、入力信号が確定するまでの不要な消費電流が抑制される。 - 特許庁

An integral equalization circuit 11 equalizes input signals by an integral equalization method and also extracts the clock signals from the input signals.例文帳に追加

積分等化回路１１は、入力信号を積分等化方式で等化すると共に、入力信号からクロック信号を抽出する。 - 特許庁

A comparator compares the signal of a first input terminal with the signal of a second input terminal and generates an output clock based on the result.例文帳に追加

比較器は第１入力端の信号と第２入力端の信号とを比較し、その結果によって出力クロックを発生する。 - 特許庁

This semiconductor circuit is provided with an input buffer 1, a delay adjusting circuit 2, a register 3, a clock input section 4, and an inverter IV1.例文帳に追加

本発明の半導体回路は、入力バッファ１と、遅延調整回路２と、レジスタ３と、クロック入力部４と、インバータIV１とを備える。 - 特許庁

A second latch carries data or scan data input from the logic circuit when the update clock is input from the first latch.例文帳に追加

第２のラッチは、第１のラッチからアップデートクロックが入力された場合に、論理回路から入力されるデータ又はスキャンデータを保持する。 - 特許庁

To provide a CML latch circuit with a wide input voltage range of CML clock input and with a large amplitude of CML data output.例文帳に追加

ＣＭＬクロック入力の入力電圧範囲が広く、ＣＭＬデータ出力の振幅が大きいＣＭＬラッチ回路を提供する。 - 特許庁

A parallel A/D conversion circuit comprises a plurality of comparators for comparing input signals in parallel, input signal wirings for distributing an input signal to the plurality of comparators, and a sampling clock distribution circuit for distributing a sampling clock for sampling the input signal for the plurality of comparators and determining distributing timing of the sampling clock in accordance with a delay of the input signal by the input signal wirings.例文帳に追加

並列形Ａ／Ｄ変換回路は、入力信号を並列に比較する複数の比較器と、複数の比較器に対して入力信号を分配する入力信号配線と、複数の比較器に対して入力信号をサンプリングするサンプリングクロックを分配し、サンプリングクロックの分配タイミングが、入力信号配線による入力信号の遅延に応じて決定されるサンプリングクロック分配回路とを有している。 - 特許庁

An input terminal 1 is connected to a data input terminal D of a D-F/F 5 and an input of a delay circuit 10, a lock signal input terminal 2 is connected to a lock input terminal C of the D-F/F 5 via a clock amplifier 11.例文帳に追加

入力端子１がＤ−Ｆ／Ｆ５のデータ入力端子Ｄと遅延回路１０の入力に接続され、クロック信号入力端子２はクロックアンプ１１を介してＤ−Ｆ／Ｆ５のクロック入力端子Ｃに接続される。 - 特許庁

This circuit is composed of first and second registers 5 and 6 for delaying input signals by one clock, first and second exclusive OR circuits 7 and 8 for exclusively ORing two input signals, an AND circuit 9 for ANDing two input signals and a register 10 with clock enable input provided with a clock enable input.例文帳に追加

入力信号を１クロック分遅延させる第一のレジスタ５及び第二のレジスタ６と、二つの入力信号の排他的論理和を求める第一の排他的論理和回路７及び第二の排他的論理和回路８と、二つの入力信号の論理積を求める論理積回路９と、クロックイネーブル入力を備えたクロックイネーブル入力付レジスタ１０とにより構成する。 - 特許庁

By the function of the phase frequency comparator, the timing of the rise edge and the fall edge of an output clock is determined by the rise edge of an input 2-clock.例文帳に追加

この位相周波数比較器の機能により、出力クロックのライズエッジ及びフォールエッジのタイミングは、入力２クロックのライズエッジにより定まる。 - 特許庁

Moreover, the discrimination without interruption, becomes possible from the input stop condition of the object clock CLK2 to the discrimination of the desired frequency range of the clock.例文帳に追加

また、対象クロックＣＬＫ２の入力停止状態から所望とするクロックの周波数範囲の判定まで、切れ目のない判定が可能となる。 - 特許庁

Therefore, by selecting a phase (delay time) of the input 2-clock arbitrarily, an output clock having a desired duty ratio and delay time can be obtained.例文帳に追加

そのため、入力２クロックの位相（遅延時間）を任意に選択することにより、所望のデューティ比及び遅延時間を持った出力クロックが得られる。 - 特許庁

The switches 28, 29 are brought into an off state when the external clock signal is input into clock terminals 1, 2, and in an on state when the oscillator 30 oscillates.例文帳に追加

スイッチ２８，２９は、外部クロック信号がクロック端子１，２に入力される時にはオフ状態になり、発振部３０が発振する時にはオン状態になる。 - 特許庁

The adaptive cable equalizer includes a control circuit which controls response characteristics of the control loop in accordance with a frequency of a clock signal inputted from the clock signal input part.例文帳に追加

さらに、クロック信号入力部より入力されるクロック信号の周波数に応じて制御ループの応答特性を制御する制御回路５を備える。 - 特許庁

To provide a CDR (clock data recovery) circuit that is instantaneously synchronized with input data without control signal from MAC (media access control) and generates a reproduction clock with high frequency stability and low jitter.例文帳に追加

ＭＡＣからの制御信号なしでも瞬時に入力データとの同期を確立し、周波数安定度が高くジッタの少ない再生クロックを生成する。 - 特許庁

The Applied voltage E10 is -2.5 V in a 1/4 clock period of the input light signal S10 and 0.8 V in the remaining 3/4 clock period.例文帳に追加

印加電圧Ｅ１０は、入力光信号Ｓ１０の１／４のクロック期間では−２．５Ｖとなり、残りの３／４のクロック期間では０．８Ｖとなる。 - 特許庁

A bit clock passing through the switching circuit 133a is branched and inputted to a multiplier circuit 144 through a clock input section 143 of the MP3 decoder 14.例文帳に追加

切換回路１３３ａを通過したビットクロックを分岐して、ＭＰ３デコーダ１４のクロック入力部１４３を介して逓倍回路１４４に入力する。 - 特許庁

A sampling circuit 16 samples an input data signal 12 with a poly-phase clock signal 18 and a shift register circuit 26 shifts up outputs Q1-Qn on the basis of a master clock 24.例文帳に追加

サンプリング回路16は、多相クロック信号18で入力データ信号12をサンプリングし、出力Q1〜Qnは、マスタクロック24でシフトレジスタ回路26内を歩進する。 - 特許庁

In the normal mode, data received by an inspection input terminal TI are latched synchronously with the clock of a clock terminal CK and are outputted from an output terminal Q.例文帳に追加

通常モードにおいて、検査入力端子ＴＩに受けたデータがクロック端子ＣＫのクロックに同期してラッチされて出力端子Ｑから出力される。 - 特許庁

An information handling system including a divider circuit is disclosed that divides an input clock signal by a non integer value to generate an output clock signal.例文帳に追加

出力クロック信号を生成するために入力クロック信号を非整数値で除算する除算器回路を含む情報処理システムが開示される。 - 特許庁

To provide a clock-supplying device, capable of preventing hits and omissions of an output clock at switching of input clocks and switching a present/preliminary system.例文帳に追加

入力クロックの切り替えおよび現用／予備の系の切り替え時に、出力クロックの瞬断、欠落を防ぐことができるクロック供給装置を提供する。 - 特許庁

A PLL circuit 21 generates an internal operating clock opCLK whose frequency is a multiple of 1 to 16 of the frequency of the input clock iCLK depending on setting.例文帳に追加

ＰＬＬ回路２１は、設定により入力クロックｉＣＬＫの周波数の１〜１６倍の周波数の内部動作クロックｏｐＣＬＫを発生する。 - 特許庁

To suppress a peak jitter generated near a zero-cross point of frequency deviation between an input clock and a system clock, in a synchronous transmission apparatus and a jitter suppression method.例文帳に追加

同期伝送装置及びジッタ抑圧方法に関し、入力クロックとシステムクロックの周波数偏差のゼロ交叉点付近で発生するピークジッタを抑圧する。 - 特許庁

The AOR retiming device takes as input a recovered clock signal extracted from the output of the AO2R by the AOCR clock recovery module.例文帳に追加

ＡＯＲ時間調整装置は、ＡＯＣＲクロック回復モジュールによってＡＯ２Ｒの出力から抽出された再生クロック信号を入力として取る。 - 特許庁

Clock signals ck1, ck2 of which the trailing parts are inclined are input to respective shift circuits of the shift register constituting the scanning driver as clock signals.例文帳に追加

走査ドライバを構成するシフトレジスタの各シフト回路に、クロック信号として、立ち下がり部分が“傾斜”したクロック信号ｃｋ１，ｃｋ２を入力する。 - 特許庁

To perform rational number frequency division of an input clock signal and phase adjustment of an output clock signal simultaneously without requiring a large circuit scale.例文帳に追加

大きな回路規模を必要とすることなく、入力クロック信号の有理数分周と出力クロック信号の位相調整とを同時に行う。 - 特許庁

When the number of clock pulses of input clock received by a counter A reaches an equal value set to a register B, a comparator G outputs a signal.例文帳に追加

カウンタＡに入力される入力クロックのクロックパルスがレジスタＢに格納されている値に等しい回数になると、比較器Ｇは信号を出力する。 - 特許庁

A free-running oscillator 22 is used as a sampling clock for equivalent time sampling of a sine wave, derived from an input serial digital signal and a subdivided recovered clock.例文帳に追加

自走発振器２２をサンプリング・クロックとして、入力シリアル・デジタル信号及び分周再生クロックから導いた正弦波を等価時間サンプリングする。 - 特許庁

A clock conversion mechanism 1 (101) converts a clock signal 110 of the device 100 to input it into a submodule 11 (102) and a submodule 12 (103).例文帳に追加

クロック変換機構１（１０１）は、デバイス１００のクロック信号１１０を変換しサブモジュール１１（１０２）とサブモジュール１２（１０３）に入力する。 - 特許庁

A clock output part 20 of the clock generation circuit detects a sampling frequency form a digital input signal and generates a rectangular wave signal with the frequency.例文帳に追加

クロック生成回路のクロック出力部２０は、デジタル入力信号からサンプリング周波数を検出し、その周波数を有する矩形波信号を生成する。 - 特許庁

The asynchronous input signal is taken in by an FF 1 when an operation clock C2 rises and by an FF 2 when the operation clock C2 falls.例文帳に追加

非同期入力信号は、ＦＦ１により動作クロックＣ２の立ち上がりで、また、ＦＦ２により動作クロックＣ２の立ち下がりでそれぞれ取り込まれる。 - 特許庁