「clock input」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

In a synchronous semiconductor memory device operated synchronizing with a clock, the element receives a command via at least one input pin synchronizing with a first edge 26 of the clock, and receives an address via the input pin synchronizing with a second edge 28 of the clock.例文帳に追加

クロックに同期して動作する同期式半導体メモリ素子において、前記クロックの第１エッジ２６に同期して、少なくとも一つの入力ピンを介してコマンドを受信し、前記クロックの第２エッジ２８に同期して、前記入力ピンを介してアドレスを受信する。 - 特許庁

A clock adjusting circuit 7 adjusts a ratio between a high state and a low state of an input clock signal CLK to narrow a data hold time zone of one master latch 1, and outputs the ratio between a high state and a low state of an input clock signal CLK while narrowing the high state (a data hold time of the master latch 1) as far as possible.例文帳に追加

クロック調整回路７は、入力クロック信号ＣＬＫのハイ状態とロウ状態の比率を、１つのマスタラッチ１のデータ保持時間帯を狭めるように調整し、ハイ状態（マスタラッチ１のデータ保持時間）を可及的に狭めて出力する。 - 特許庁

To realize more precise offset and amplitude resolution without respect to a frequency of an input clock.例文帳に追加

入力クロックの周波数に関係なく、より精密なオフセットおよび振幅分解能を実現する。 - 特許庁

To increase data input/output speed under environment in which speed of a memory cell array access clock is restricted.例文帳に追加

メモリセルアレイアクセスクロックの速度が制限される環境下でデータ入出力速度を増加させること。 - 特許庁

A radio clock 1 is built in the time recorder and a receiving operation display LED 13 and an input level display LED 16 are provided.例文帳に追加

タイムレコーダに電波時計１を内蔵し、受信動作表示LED13と入力レベル表示LED16とを設ける。 - 特許庁

A clock error signal routes the digital input signal to the DAC in the same way as the operation of the DAC.例文帳に追加

クロックエラー信号は、ＤＡＣの動作と同様にＤＡＣへのデジタル入力信号のルーティングをする。 - 特許庁

A delay circuit Z3 delays an input clock INCLK inputted to the flip-flops FF1 and FF2.例文帳に追加

遅延回路Ｚ３は、フリップフロップＦＦ１，ＦＦ２に入力される入力クロックＩＮＣＬＫを遅延する。 - 特許庁

Then, a generated computing unit output value 120 is output in response to the input clock signal 109.例文帳に追加

そして、生成した演算器出力値１２０を入力クロック信号１０９に応じて出力する。 - 特許庁

During a predetermined period of power on time, counter of the Ext_CLK_Det_Cir counts the number of pulses of the external clock at the input terminal In.例文帳に追加

パワーオン時の所定期間に、Ｅｘｔ＿ＣＬＫ＿Ｄｅｔ＿Ｃｉｒのカウンタは入力端子Ｉｎの外部クロックのパルス数をカウントする。 - 特許庁

Further, the data input section 1A obtains a byte clock frequency of each packet as frequency information SFQ.例文帳に追加

またデータ入力部１Ａは、各パケットのバイトクロック周波数を周波数情報ＳＦＱとして得る。 - 特許庁

A reference clock (b) is counted from a rise of an input pulse signal such as a vortex signal of a Karman vortex.例文帳に追加

カルマン渦の渦信号等の入力パルス信号（ａ）の立上がりから基準クロック（ｂ）を計数する。 - 特許庁

The phases of the clock signals CK and CKX are adjusted so as to match with the phases of input digital signals.例文帳に追加

クロック信号ＣＫ，ＣＫＸの位相は、入力デジタル信号の位相と一致するよう調整される。 - 特許庁

Corresponding to 'L' and 'H' of an input signal DT, clock signals CK1 and CK2 are selected by a selector 14.例文帳に追加

入力信号ＤＴの“Ｌ”，“Ｈ”に応じて、セレクタ１４でクロック信号ＣＫ１，ＣＫ２が選択される。 - 特許庁

In this recorder, a frame switcher 108 synchronizes a signal from an analog signal input interface 103 with a clock.例文帳に追加

フレームスイッチャ１０８は、アナログ信号入力インターフェース１０３からの信号とクロックとの同期をとる。 - 特許庁

To realize a semiconductor device for detecting the abnormality of two input clock signals.例文帳に追加

２つの入力クロック信号に対してその異常を検出することができる半導体装置を実現する。 - 特許庁

The correlation absolute value is input to a shift register and shifted by a clock faster than a speed of the spreading code.例文帳に追加

相関絶対値はシフトレジスタに入力され、拡散符号の速度よりも早いクロックでシフトされる。 - 特許庁

To easily recingnize frequency while using only one input pin for recognizing a reference clock frequency and to automatically perform the correction and change setting of an external interface timing in an integrated circuit where it is necessary to input a reference clock and set an input/output timing with the clock as a reference.例文帳に追加

基準クロックが入力され、そのクロックを基準に入出力タイミングを設定する必要がある集積回路において、基準クロック周波数認識のための入力ピンを１本以下のみとしつつ、容易に周波数が認識でき、更に、外部インターフェースタイミングの補正、変更設定を自動で行う。 - 特許庁

The differential D-flip-flop is implemented following a master/slave configuration and responds to the true and complement forms of an input clock signal, an input reset input, and input data signal, and also provides true and complement forms of an output signal.例文帳に追加

差動Dフリップフロップは、マスタ・スレーブ構成に従って実現され、正負形式の入力クロック信号、入力リセット入力、及び入力データ信号に応答すると共に、正負形式の出力信号を提供する。 - 特許庁

The semiconductor device includes an input terminal (122); a termination circuit (121) for specifying the input impedance of the input terminal; and a resistor (113) for fetching the output signal from an input circuit in synchronization with a clock signal.例文帳に追加

入力端子（１２２）と、上記入力端子における入力インピーダンスを規定する終端回路（１２１）と、入力回路の出力信号を上記クロック信号に同期して取り込むレジスタ（１１３）とを設ける。 - 特許庁

In the clock detection circuit for detecting a clock inputted to a clock signal input terminal by a first capacitor and a resistor which are connected in parallel between an output terminal and GND, two rectifying elements are connected in series between an input terminal for connecting optional potential and the output terminal and a second capacitor is connected between the node of the rectifying elements and the clock signal input terminal.例文帳に追加

出力端子とＧＮＤの間に並列に接続した第１の容量と抵抗でクロック信号入力端子に入力されるクロックを検出するクロック検出回路において、任意の電位を接続する入力端子と出力端子の間に整流素子を２個直列に接続し、整流素子の接続点とクロック信号入力端子の間に第２の容量を設けた。 - 特許庁

When the video data of the undiscriminatable resolution are input, a CPU 12a displays a video data input screen for causing the arbitrary resolution and a value of a pixel clock to be input on the screen.例文帳に追加

解像度が判別されない映像データが入力された際、ＣＰＵ１２ａは、画面上に任意の解像度とピクセルクロックの値とを入力させる映像データ入力画面を表示する。 - 特許庁

To cancel noise from input data even when a width of noise mixed into the input data becomes approximately as large as a clock period and a noise position is generated at an intermediate position of the input data.例文帳に追加

入力データに混入したノイズの幅がクロック周期程度にまで大きくなり、ノイズ位置が入力データの中間位置に発生した場合にも、入力データからノイズを除去できる。 - 特許庁

The selection part 1b selects, from the circuit connection information 2, a storage element for holding an input signal input from an input terminal and outputting the signal from an output terminal on the basis of a clock signal.例文帳に追加

選択部１ｂは、入力端子から入力した信号をクロック信号に基づき保持して出力端子から出力する記憶素子を、回路接続情報２から選択する。 - 特許庁

The dummy block 120 outputs data corresponding to input data input to the scan input terminal D2 to the scan output terminal D5 without depending upon the clock signal CLK.例文帳に追加

ダミーブロック１２０は、クロック信号ＣＬＫに依存すること無く、スキャン入力端子Ｄ２に入力される入力データに応じたデータをスキャン出力端子Ｄ５に出力する。 - 特許庁

The charge pump circuit includes a source transistor which outputs an input voltage by a first clock signal, a driver for driving the source transistor using an input voltage, the first clock signal, and a second clock signal different from the first clock signal, and a voltage pump part which gradually enhances the voltage outputted by the first and second clock signals from the source transistor.例文帳に追加

第1クロック信号によって入力電圧を出力するソーストランジスタと、前記入力電圧と前記第1クロック信号と前記第1クロック信号と異なる第2クロック信号を利用して前記ソーストランジスタを駆動する駆動部と、前記第1及び第2クロック信号によって前記ソーストランジスタから出力される電圧を段階的に高める電圧ポンピング部を具備する。 - 特許庁

In this measuring method, status of master clock signal MCK is maintained by FF38 at rising time of test clock signal TCK, then AND of this FF38 output signal and inversion signal of the test clock signal TCK is taken to be input into clock terminal of a counter 34.例文帳に追加

テストクロック信号ＴＣＫの立ち上がり時点において、マスタクロック信号ＭＣＫの状態をＦＦ３８で保持し、このＦＦ３８の出力信号とテストクロック信号ＴＣＫを反転した信号のＡＮＤを取ってカウンタ３４のクロック端子に入力する。 - 特許庁

The clock generation section 512 has an output clock generation section (oscillation section 610) for generating the output clock signal according to an input oscillation control signal, and an oscillation control section 616 for generating and supplying to the output clock generation section the oscillation control signal.例文帳に追加

クロック生成部５１２は、入力された発振制御信号に基づき出力クロック信号を生成する出力クロック生成部（発振部６１０）と、発振制御信号を生成して出力クロック生成部に供給する発振制御部６１６とを有する。 - 特許庁

To obtain a frequency comparator that can suppress a jitter amount of an extracted clock signal, even if the frequency comparator employs a clock extract circuit where a fundamental frequency of input data fluctuate slightly with respect to an integral multiple of a frequency of a compared clock signal and to provide the clock extract circuit using the frequency comparator.例文帳に追加

従来の周波数比較器をクロック抽出回路などに使用した場合、僅かな変動でも周波数比較器の周波数大端子又は周波数小端子に信号を出力してしまい、クロック抽出回路の特性に影響を与えてしまう。 - 特許庁

A phase difference is calculated by subjecting two input signals R and M to clock division at an R-signal clock division circuit 101 and an M signal clock division circuit 102 and performing an exclusive OR of the two clock-divided signals with a phase difference output circuit 103.例文帳に追加

二つの入力信号Ｒ，ＭをＲ信号分周回路１０１及びＭ信号分周回路１０２で分周し、位相差出力回路１０３で二つの分周信号の排他的論理和をとることにより分周信号の位相差を算出する。 - 特許庁

This clock circuit 2 includes a clock generation circuit 5 for generating a clock S4 with frequency adjusted based on PCR included in a transport packet, and a timing adjustment circuit 4 for adjusting timing at which the transport packet is input to the clock generation circuit 5.例文帳に追加

クロック回路２は、トランスポートパケットに含まれるＰＣＲに基づいて周波数が調整されたクロックＳ４を生成する、クロック生成回路５と、トランスポートパケットをクロック生成回路５に入力するタイミングを調整する、タイミング調整回路４とを備える。 - 特許庁

In this programmable controller for performing the transmission of a synchronous type between plural LSIs, when an LSI 200 of a clock supply origin uses a clock, a clock supplied to an other LSI 3 is fetched from a clock connection line 6 through an input buffer 21 to the LSI 200.例文帳に追加

複数のＬＳＩ間で同期式の伝送をしているプログラマブルコントローラにおいて、クロック供給元のＬＳＩ２００がクロックを使用する際、他のＬＳＩ３に供給したクロックをクロック接続ライン６から入力バッファ２１を介してＬＳＩ２００に取り込む。 - 特許庁

The clock-generating circuit which generates a clock of 12 MHz in frequency, from a clock of 13.5 MHz in frequency masks one clock from among 9 clocks of 13.5 MHz in frequency and makes 8 clocks output for each 9 input clocks.例文帳に追加

周波数１３．５ＭＨｚのクロックから周波数１２ＭＨｚのクロックを生成するクロック生成回路において、前記周波数１３．５ＭＨｚの９個のクロック内の１個のクロックをマスクして、９個の入力クロック当り８個のクロックを出力させる。 - 特許庁

When the flip-flop RFF2 is driven by a negative edge of the clock signal and retains data when the clock signal is at a high level, the controller 2 controls the clock control circuit 3 to supply a high level clock signal to the flip-flop RFF2 after an input clock signal is fixed and before the flip-flop RFF2 retains data.例文帳に追加

フリップフロップＲＦＦ２がクロック信号のネガティブエッジで駆動し、かつクロック信号がハイレベルの時にデータを保持する場合、コントローラ２は入力クロック信号を固定した後、フリップフロップＲＦＦ２がデータを保持する前に、フリップフロップＲＦＦ２にハイレベルのクロック信号が供給されるようにクロック制御回路３を制御する。 - 特許庁

A clock generator 14 supplies each area clock signal, an area clock signal of an area which supplies a data signal is impressed to a clock input connection of the first latch of each cascade connection latch set and an area clock signal of an area which receives the data signal is impressed to the second latch.例文帳に追加

クロックジェネレータ１４はそれぞれの領域クロック信号を供給し、データ信号を供給する領域の領域クロック信号はそれぞれのカスケード接続ラッチセットの第１のラッチのクロック入力接続に印加され、前記データ信号を受け取る領域の領域クロック信号は第２のラッチに印加される。 - 特許庁

A system and a method for closed loop clock correction includes steps of: adjusting two or more input signals having at least one in-phase clock and one quadrature clock; and applying adjusted quadrature clock signals to a device capable of generating a 4-quadrant interpolated output clock phase.例文帳に追加

閉ループ・クロック訂正システムおよび方法は、少なくとも１つの同位相クロックおよび少なくとも１つの直交位相クロックを含む２つ以上の入力信号を調整するステップと、調整された直交位相クロック信号を、４象限補間出力クロック位相を生成可能なデバイスに印加するステップとを含む。 - 特許庁

After control clock signal generating circuits 1a to 1l convert plural external clock signals to plural internal clock signals having an internal signal level by each input buffer amplifier, and generate control clock signals controlling operation of a semiconductor memory based on converted plural internal clock signals.例文帳に追加

制御クロック信号発生回路１ａ乃至１ｌは、複数の外部クロック信号をそれぞれ各入力バッファアンプにより内部信号レベルを有する複数の内部クロック信号に変換した後、変換された複数の内部クロック信号に基づいて半導体記憶装置の動作を制御する制御クロック信号を発生する。 - 特許庁

The clock generating circuit 30 is equipped with the PLL 33 which outputs a clock (c) by performing feedback control over the frequency of a clock (d) from a variable frequency divider 37 whose frequency division ratio is variable and a variable frequency divider 32 which controls the frequency of a clock (a) to input a clock (b) to the PLL and whose frequency division ratio is variable.例文帳に追加

クロック生成回路３０は、分周比が可変である可変分周器３７からのクロックｄの周波数をフィードバック制御して、クロックｃを出力するＰＬＬ３３と、クロックａの周波数を制御し、クロックｂを上記ＰＬＬへ入力する、分周比が可変である可変分周器３２とを備えている。 - 特許庁

A clock control part 30 of the clock generation circuit adjusts PLL(phase-locked loop) so that a phase of a rectangular signal and a phase of a digital input signal are appropriately fitted to each other and outputs it to a main signal processing circuit as the clock.例文帳に追加

クロック生成回路のクロック制御部３０は、矩形波信号の位相とデジタル入力信号の位相とが適切に合致するようにＰＬＬ調整してクロックとして主信号処理回路に出力する。 - 特許庁

To provide a method and circuit for transferring a clock and a frame which transfers an input SONET (Synchronous Optical Network)/SDH (Synchronous Digital Hierarchy) signal on a system clock by mapping the SONET/SDH signal on an OTN (Optical Transport Network) frame without using an OTN clock.例文帳に追加

入力されたＳＯＮＥＴ／ＳＤＨ信号をＯＴＮクロックを使わずにＯＴＮフレームにマッピングし、システムクロックに乗せ換えることができるクロックとフレームの乗せ換え方法及び回路を提供する。 - 特許庁

Then, the switch control part 13 brings a signal input switch 12 into an electrical connection state by 1/2 the clock from among 8 clocks of the clock control signal ϕ, that is, the 1/16 period by a clock control signal ϕ2.例文帳に追加

次に、スイッチ制御部１３は、クロック制御信号φ２をクロック制御信号φの８クロックのうち１／２クロック、つまり１／１６の時間だけ信号入力スイッチ１２を電気的接続状態にする。 - 特許庁

The frequency division electric clock signal is input to a first mode synchronization semiconductor laser 16 for outputting a frequency division optical clock signal 18 having the same repetition frequency as a frequency f/N(GHz) of the frequency division electric clock signal.例文帳に追加

第１モード同期半導体レーザ16には、分周電気クロック信号が入力されて分周電気クロック信号の周波数f/N(GHz)と等しい繰り返し周波数の分周光クロック信号18が出力される。 - 特許庁

A data transfer circuit holds input data according to a first clock pulse, holds output data of a primary stage according to a second clock pulse asynchronous to the first clock pulse, and transfers the output data to secondary data holding circuits.例文帳に追加

データ伝送回路は、入力されるデータを第１のクロックパルスに応じて保持し、前段の出力データを、第１のクロックパルスとは非同期の第２のクロックパルスに応じて保持し、後段のデータ保持回路に転送する。 - 特許庁

To use a PLL output clock for a system clock in a digital audio system by using a frame synchronizing signal generated resulting from extracting a header part in a serial data input for a reference signal so as to generate the PLL output clock with less jitter.例文帳に追加

デジタルオーディオシステムにおいて、シリアルデータ入力中のヘッダ部分を抽出して生成したフレーム同期信号を参照信号としてジッタの少ないＰＬＬ出力クロックを生成し、システムクロックとして使用する。 - 特許庁

The dummy block 120 has a clock terminal D4 to which a clock signal CLK is input, a scan input terminal D2 connected to the scan chain 140, and a scan output terminal D5 connected to the scan chain 140.例文帳に追加

ダミーブロック１２０は、クロック信号ＣＬＫが入力されるクロック端子Ｄ４と、スキャンチェーン１４０に接続されたスキャン入力端子Ｄ２と、スキャンチェーン１４０に接続されたスキャン出力端子Ｄ５と、を有する。 - 特許庁

The pull-up circuit has an input end for receiving a first clock signal CK1 and a second clock signal XCK1, an output end for responsively output an output signal O_n, and an input node Q_n.例文帳に追加

プルアップ回路は、第１クロック信号ＣＫ１と第２クロック信号ＸＣＫ１を受信するための入力端、出力信号Ｏ_ｎを応答可能に出力するための出力端と入力節点Ｑ_ｎを有する。 - 特許庁